Исследование и разработка усилителей считывания с повышенной устойчивостью к технологическому разбросу параметров транзисторов тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Дунаева, Мария Андреевна

• Дунаева, Мария Андреевна
• кандидат технических наук
• 2010

Оглавление диссертации кандидат технических наук Дунаева, Мария Андреевна

Введение

Глава 1. Схемотехника элементов статической памяти SRAM

1.1 Ячейка памяти

1.2 Схема предзаряда

1.3 Цепь записи

1.4 Мультиплексор

1.5 Усилитель считывания

Глава 2. Усилители считывания 18 2.1 Основные типы усилителей считывания

2.2. Усилитель напряжения

2.3. Токовый усилитель считывания

Глава 3. Методы увеличения процента безошибочных срабатываний усилителей

3.1 Соотношение ширины и длины канала

3.2 Использование схем компенсации порогового напряжения

3.3 Исследование характеристик зарядовых усилителей считывания

Глава 4. Зарядовые усилители считывания

4.1 История применения зарядовых усилителей считывания

4.2 Исследование характеристик разработанного зарядового усилителя считывания

Глава 5. Основные результаты работы 91 Заключение 98 Приложение I 101 Приложение II 109 Приложение III 113 Список литературы

Введение диссертации (часть автореферата) на тему «Исследование и разработка усилителей считывания с повышенной устойчивостью к технологическому разбросу параметров транзисторов»

Переход к субмикронным размерам транзисторов и возрастающая частота работы процессоров предъявляют жесткие требования к устройствам памяти больших интегральных схем (БИС).

Технология и шкала напряжений с каждой технологической вехой постоянно улучшают задержку логических цепей. Однако скорость всей цепи все больше и больше ограничена задержкой сигналов на длинных линиях, битовыми линиями, перегруженными возросшими значениями емкостей и сопротивлений. Поскольку память занимает более половины площади современного кристалла, дизайн статической памяти произвольного доступа ограничен требованиями к компактности, которые вынуждают в проектировании ячеек памяти использовать транзисторы близкие к минимальным размерам. Маленькие ячейки памяти должны управлять высокоемкостными битовыми линиями, в результате чего, размах сигнала очень мал. Это будет ограничивать скорость любой усиливающей схемы, которой для инициации усиления требуется определенный уровень дифференциального напряжения.

Ключевая стратегия увеличения скорости работы памяти сфокусирована на уменьшении значении дифференциального напряжения на битовых линиях, необходимого для корректного функционирования усилителя считывания, что уменьшает как задержку, так и энергию, связанную с зарядом и разрядом битовых линий. Как следствие, разработка усилителя считывания, способного с высокой скоростью усиливать маленький дифференциальный сигнала битовых линий, является актуальной задачей.

Наглядной иллюстрацией повышенного интереса к усилителям считывания является то, что количество американских патентов полученных на изобретения, связанные с усилителями считывания превышает тридцать тысяч.

Целью работы является исследование влияния разброса параметров, возникшего во время изготовления кристалла, на функционирование цепей считывания устройств памяти, использующих различные схемы усилителей считывания, поиск методов компенсации разброса параметров и разработка стабильного усилителя считывания с учетом требований низкого энергопотребления, высокого быстродействия и малой площади.

В данной работе было теоретически исследована зависимость разброса параметров близлежащих на топологии парных транзисторов от геометрических размеров устройств, проведено теоретическое исследование и сравнение результатов моделирования известных усилителей считывания по безошибочной работе, быстродействию, малому потреблению мощности, оценочной площади топологии. Теоретически найден метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений, затем проведено моделирование схемы, работающей по данному методу. Также разработан новый усилитель считывания, отвечающий условиям высокого процента безошибочных срабатываний, высокого быстродействия, малого потребления мощности, малой площади топологии. Проведено его теоретическое исследование и моделирование созданной схематики в Spectre.

Описание проделанной работы

• Теоретически исследована зависимость разброса параметров парных транзисторов от их геометрических размеров, был сделан вывод, что для уменьшения разброса параметров транзистора, и как следствия для уменьшения разброса значений протекающих через соответствующие устройства токов, следует стремиться к увеличению длины канала и уменьшению его ширины. То есть стремиться привести геометрические размеры транзистора к соотношению (3.1.7). Однако с другой стороны, подобные манипуляции отрицательно влияют на скорость срабатывания устройства.

• Для оценки эффективности (быстродействие, мощность, процент безошибочных срабатываний) были теоретически исследованы три основных типа усилителей считывания. Сделан вывод об устойчивости зарядовых усилителей считывания к разбросу параметров схемы, сильной зависимости корректной работы усилителей напряжения от разброса пороговых напряжений парных транзисторов защелки усилителя.

• С использованием схемотехнического редактора созданы схемы четырех усилителей считывания, в том числе усилителя напряжений, токового и двух зарядовых. Созданы сборки для исследования потребления мощности, исследования устойчивости к разбросу емкости битовых линий.

• Проведено моделирование с условиями 1уркаНурюа1, 27°С, 1,2У, подобраны параметры транзисторов (ширина затвора), а также вид транзистора по уровню порогового напряжения. Оптимизация проводилась с целью увеличения процента безошибочных срабатываний. Проведена оценка быстродействия, потребляемой мощности, устойчивости к разбросу емкости битовых линий. у

• Теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений. Сделан вывод, что для реализации метода на практике, следует ввести дополнительные управляющие сигналы, что неизбежно приведет к потерям площади и увеличению потребляемой мощности.

• Метод компенсации разброса пороговых напряжений парных транзисторов был проверен на примере усилителя Симона Ловетта [13]. Оказалось, что данный усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, с помощью данной схемы удалось достигнуть безошибочной работы схемы при варьировании параметров транзисторов и входном сигнале ЗОмВ.

• Для преодоления недостатков известных усилителей считывания, была разработана новая схема зарядового усилителя считывания.

• С использованием схемотехнического редактора создана схема разработанного зарядового усилителя считывания. Созданы сборки для исследования потребления мощности, исследования устойчивости к разбросу емкости битовых линий.

• Проведено моделирование с условиями {урюа1Сурюа1, 27°С, 1,2У, подобраны параметры транзисторов (ширина затвора), а также вид транзистора по уровню порогового напряжения. С помощью программы статистического анализа схем, которая моделирует вариации измерений в схеме, при заданных вариациях технологического процесса, проведен статистический анализ разработанного зарядового усилителя считывания на устойчивость к дисбалансу параметров транзисторов. Оптимизация разработанного зарядового усилителя считывания проводилась с целью увеличения процента безошибочных срабатываний. Проведена оценка быстродействия, потребления мощности, устойчивости к разбросу емкости битовых линий.

• В результате моделирования разработанного зарядового усилителя считывания, а так же двух его аналогов, были получены следующие результаты: о По сравнению с разработанным усилителем считывания, зарядовый усилитель считывания [14] имеет недостаточно высокую скорость срабатывания. Например, реализованный на технологии IBM 65nm, он показывает задержку 84пс, на технологии TSMC 65nm - 41ис(после включения сигнал sense enable). о При этом разработанный усилитель считывания показывает задержку 43пс и 25пс соответственно при тех же условиях (оба усилителя считывания оптимизировались по максимальному проценту безошибочных срабатываний, разница напряжений на битовых линиях составила ЮмВ). о Разница в количестве безошибочных срабатываний обоих усилителей считывания оказалась порядка погрешности. о Недостаток прототипа [16] заключается в сложности его конструкции, вследствие использования дополнительного уровня напряжения (Vb), что увеличивает стоимость усилителя. Кроме того, прототип рассеивает значительную мощность: 18мкВт на технологии IBM

65nm, 2ЪмкВт на технологии TSMC 65nm. Для сравнения, разработанный усилитель потребляет ЪмкВт на технологии IBM 65nm, и 1 мкВт на технологии TSMC 65nm. о Также к недостаткам прототипа [16] можно отнести низкий процент безошибочных срабатываний. Прототип показал 18% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 0% ошибок в результате считывания при

• Были созданы по два варианта топологии разработанного зарядового усилителя считывания на технологиях IBM 65nm и TSMC 65nm.

Использованные в данной работе стандартные программные средства и схема их взаимодействия приведены на Рис. 1. Методика проведения исследования описана в приложении I.

5 ,1

Зг^Г!

ЗЕ^-З^-* ||5 г© 3 зг с;'О

8 #1 I

1 з ® ЦР.*»' » "Кии -3 »х ) в2 !

Схемотехнический редактор

Схематика (РВ)

Транслятор описания соединений транзисторов у* +

Схематика

1Л"3 (сверка топологпп и схемотехники на транзисторном уровне)

Топологический редактор

Топология( РВ)

Топология <2ш

Программа модедаровання схем на транзисторном уровне I

Результаты

Программа "Н статистического анализа схем г-* Статистикам

Технологическая ляформланя' I

Рис.1

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Дунаева, Мария Андреевна

Результаты работы сведены в таблицу:

Тип усилителя считывания Быстродействие (задержка выходного сигнала от строба усилителя считывания), пс1 Процент безошибочных срабатываний, % Потребление мощности, мкВт (тактовая частота 2,5ГГц, нагрузка 2фФ)

Технология 1ВМ Т8МС 1ВМ Т8МС 1ВМ Т8МС токовый усилитель считывания 68 32 93 100 44 64 усилитель напряжений 61 38 98 100 11 14 зарядовый усилитель считывания 1996 года 83 41 100 100 2 4 зарядовый усилитель считывания 2004 года 47 23 83 100 18 23 разработанный зарядовый усилитель считывания 43 25 100 100 5 7

1 При разносги напряжений на битовых линиях 70тУ.

Из-за того, что в работе усилителя считывания со схемой компенсации разброса пороговых напряжений, используются дополнительные стадии, он был исследован отдельно. Ниже приведены результаты этого исследования:

Тип усилителя считывания Быстродействие (задержка выходного сигнала от строба усилителя считывания), пс2 Процент безошибочных срабатываний, % Потребление мощности, мкВт (тактовая частота 2ГГц, нагрузка 2фФ)

Технология 1ВМ Т8МС 1ВМ теме 1ВМ ТБМС усилитель считывания со схемой компенсации разброса пороговых напряжений 58 57 100 100 38 79

2 При разности напряжений на битовых линиях 70т V.

Заключение

В заключение можно отметить, что в ходе проделанной работы:

Исследована зависимость разброса параметров парных транзисторов от их геометрических размеров, был сделан вывод, что для уменьшения разброса параметров транзистора, и как следствия для уменьшения разброса значении протекающих через соответствующие устройства токов, следует стремиться к увеличению длины канала и уменьшению его ширины. С другой стороны, увеличение длины канала, отрицательно сказывается на быстродействии транзистора. Следовательно, при разработке усилителей и других аналоговых схем необходимо находить компромисс между стабильностью параметров транзисторов и требуемым быстродействием.

• Для оценки эффективности (быстродействие, мощность, процент безошибочных срабатываний) были теоретически исследованы и промоделированы три основных типа усилителей считывания. Сделан вывод об устойчивости зарядовых усилителей считывания к разбросу параметров схемы.

Теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений. Сделан вывод, что для реализации метода на практике, следует ввести дополнительные управляющие сигналы, что неизбежно приведет к потерям площади и потребляемой мощности.

Метод компенсации разброса пороговых напряжений парных транзисторов был проверен на примере усилителя Симона Ловетта. Путем моделирования было установлено, что усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, данный усилитель продемонстрировал безошибочную работу при варьировании параметров транзисторов в случае дифференциального напряжения битовых линий 3ОмВ. Усилитель со схемой компенсации разброса пороговых напряжений парных транзисторов может применяться в случаях, когда не столь важно быстродействие, но предъявляются повышенные требования к чувствительности.

Для преодоления недостатков известных усилителей считывания, была разработана новая схема зарядового усилителя считывания. Выполнено несколько вариантов реализации разработанной схемы на технологиях IBM 65пт и TSMC 65пт (см. приложение II). Проведено всестороннее исследование посредством моделирования в Spectre.

В результате моделирования разработанного зарядового усилителя считывания, а так же ¿Х&У* его аналогов, были получены следующие Результаты: По сравнению с разработанным усилителем считывания, зарядовый усилитель считывания [14] имеет недостаточно высокую скорость срабатывания. Нarrpx-ijvi ер> реализованный на технологии IBM 65nm, он показывает задержку S4nc, на технологии TSMC 65nm - 41«с(после включения сигнал sense enable). При этом разработавiEfc'1^ усилитель считывания показывает задержку 43пс и 25нс соответс^г"^енно ПРИ тех же условиях (оба усилителя считывания оптимизировались по максимальному проценту безошибочных срабатываний, разница напряжений на битовых линиях составила 70л*Л). о Разница в количестве безошибочных срабатываний обоих усилителей считывания оказалась порядка погрешности. о Недостаток прототипа [16] заключается в сложности его конструкции, вследствие использования дополнительного уровня напряжения (УЬ ), что увеличивает стоимость усилителя. Кроме того, прототип рассеивает значительную мощность: 18мкВт на технологии IBM 65nm, 23 мкВт на технологии TSMC 65шп. Для сравнения, разработанный усилитель потребляет 5 мкВт на технологии IBM 65nm, и 1мкВт на технологии TSMC 65nm. о Также к недостаткам прототипа [16] можно отнести низкий процент безошибочных срабатываний. Прототип показал 18% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 0% ошибок в результате считывания при ~ - 70мВ .

Поданы патентные заявки на «Новый зарядовый усилитель считывания» и на «Компаратор напряжений», созданный на основе нового зарядового усилителя считывания, отличительной особенностью которого является отсутствие внешнего синхросигнала (см. приложение III).

Список литературы диссертационного исследования кандидат технических наук Дунаева, Мария Андреевна, 2010 год

1. Chen T„ SelvinE., Zheng B., Zhang K., Saleh H. Statistical Characterization of Sense Amplifier and Its Join Optimization with Memory Cell Design Architecture // Intel Design and Test Technology Conference. 2003.

2. Haraszti, Terze P. CMOS Memory Circuits // Higham, MA, USA Kluwer Academic Publishers. -2000.

3. Wang Y. et al. A 1.1 GHz 12jiA/Mb-Leakage SRAM Design in 65nm Ultra-Low-Power CMOS with Integrated Leakage Reduction for Mobile Applications// ISSCC Dig. Tech. Papers. 2007. - Feb.

4. SinhaM., HsuS., Alvandpour A., .Burleson W., Krishnamurthy R., Borkar S. HighPerformance and Low-Voltage Sense-Amplifier Techniques for sub-90nm SRAM // SOC Conference, Proceedings. IEEE International Systems-on-Chip]. -2003. Sept. - pp. 113116.

5. Pelgrom M. J. M., Duinmaiger A. C. J., and Welbers A. P. G. Matching properties of MOS Transistors for Precision Analog Design // IEEE J. Solid-State Circuits. 1989.- Oct.-vol. 24. -pp. 1433-1439.

6. Lakshmikumar K. R., Hadaway R. A., and Copeland M. A. Characterizationand Modeling of Mismatch in MOS Transistors for Precision Analog Design // IEEE J

7. Solid-State Circuits. 1986. - vol. SC-21.-pp. 1057-1066.

8. Schouwenaars H. J., Wouther D., GroeneveldJ., and Termeer H. A. H. A low-power stereo 16-bit CMOS D/A converter for digital audio // IEEE J. Solid-State Circuits.1988.-Dec.-vol. 23.

9. Kawahara T., Sakata T., Itoh K., Kawajiri Y, Akiba T., Kitsukawa G., and Aoki M. A high-speed, small-area, threshold-voltage-mismatch compensation sense amplifier for gigabit-scale DRAM arrays// IEEE J. Solid-State Circuits. -1993. -July. -vol. 28.

10. Mizuno T., Okamura J., and Toriumi A. Experimental study ofthreshold voltage fluctuations using an 8K MOSFET array // presented at Synip. VLSI Technology, Kyoto, Japan. -1993.

11. LovettS. J., Welten M., Mathewson A., and Mason B. Optimizing MOS Transistor Mismatch// IEEE Journal of Solid-State Circuits. 1998-No. 1-Vol. 33.

12. Taylor G. W. Subthreshold conduction in MOSFET's// IEEE Trans. Electron Devices. 1978. - Mar. - vol. ED-25.

13. Papoulis A. Probability, Random Variables and Stochastic Processes. New York: McGraw-Hill. 1984.

14. Lovett S. J. Threshold voltage mismatch compensated sense ampli"fier for SRAM memory arrays // US Patent 6,181,621, B1, 2001.

15. Ang M. A. Charge transfer sense amplifier // US Patent 5,668,756, 1997.

16. Lee T. K, Fang Y. K., Chiang Y. T., Lin C. T., Chen M. S. and Ch&ng O. Mechanism and modeling of source/drain asymmetry variation in 65 nm CIViOS devicesfor SRAM and logic applications // Journal of Physics.- Number 4. -Volume 41. D: Applied Physics.

17. Alvandpour et al Differential Charge Transfer Sense Amplifier // US Patent 6,751,141,2004.

18. Yao Y Stored Charge Memory Detection Circuit// US Patent 3,760,381, 1973.

19. DennardR. and Spaminato D. Differential Charge Transfer Sense Amplifier // US Patent 3,949,381, 1976.

20. Diodato P. Embedded DRAM: More than Just a Memory// IEEE Communications Magazine, Online Edition. 2000. - July.

21. Heller J. et al High Sensitivity Charge Transfer Sense Amplifier// IEEE Journal of Solid State Circuits. 1976. - October. - vol. SC-11. - pp. 596-601.

22. Heller J. Cross-coupled Charge-transfer Sense Amplifier // Digest of Technical Papers, IEEE International Solid State Circuits Conference (ISSCC). San Francisco, 1979.-pp. 20-21.

23. Kim J. et al. Boosted Charge Transfer Preamplifier for Low Power Gbit-scale DRAM// Electronics Letters. -1998. -№ 18 vol. 34 - pp. 1785-1791.

24. Kawashima S. et al. A Charge-transfer Amplifier and an Encoded-bus Architecture for Low-Power SRAMs // IEEE Journal of Solid State Circuits. -1998. -№ 5 vol. 33 -pp. 793-799.

25. Sarpeshkar R., Wyatt, J.L.r Lu, N.C., Gerber, P.D. Mismatch sensitivity of asimultaneously latched CMOS s ense amplifier // ШЕЕ Journal of Solid State Circuits. -1991. -№ 10 vol. 26 - pp. 141 1.3 — 1422.

26. Nicollian E. K, Brews J.R. TvIOS Physics and Technology. New York: Wiley. 1982.

27. Зи С. Физика полупроводх^^ ^KOBb,x пРибоРов- Москва: Мир, 1984.

28. Feller W. An Introduction tcz» -probability theory and its applications. New York: Wiley. 1957. vol. 1. p. 146.

29. Shyu J. В., Temes G. C. and Z^^^~ummenacher F Random error effects in matched MOS capacitors and current sour<^es // IEEE J; Solid-State Circuits, vol: CS-19, pp. 948955, Dec. 1984.

30. KotaniK. etal. CMOS Г h n с T r ai i s 1 e r Preamplifier for Offset-Fluctuation Cancellation in Low-Power, —Accuracy Comparators // Digest of Technical Papers, IEEE Symposium on VLSI Circu^i"*^- — 1997- ~ June- ~ PP- 21"22

31. Ko.ani К. г, Ol, Charge Transfer Amplier Circuit, Voltage Comparator, and Sense Amplifier // US Patent 6,150,851, 2000.nn<; //THEE J. Solid-state

32. Kaupp H. R. Waveform degradation in VLSI mterconnectrons

33. Circuits.-1989.-№4. -vol. 24.-pp. 1150-1153.

34. Toumozou C, Lid gey F. J., HaigH D. G. Analogue 1С Design: The Current-Mode Approach, ch. 12.

35. Caprio R. Precision differential voltage-current converter // Electron. Lett. -197,. № 6. - vol. 9. -pp. 147-148.i ot^ii R AJVi with 7 ns access time

36. Blalock T. N. and Jaeger R. C. An experimental 2Tcell RAJVi ^ ^ ^at low temperature // Symp. W S I Circuits, Dig. Tech. Papers. 1990. June. pp. 14.

37. Ncikagome Y. et al A 1.5 V circuit technology for 64 Mb DRAMS // Symp. W S I Circuits, Dig. Tech. Papers. 1990. - June. -pp. 17-18.

38. Fung K. et al. An experimental 5 ns BiCMOS SRAM with a high-speed architecture // Symp. VLSI Circuits, Dig. Tech. Papers. 1990. - June. -pp. 43-44.

39. SeevinckE. A current sense-amplifier for fast CMOS SRAMs // Symp. К S I Circuits, Dig. Tech. Papers. 1990. - June. -pp. 71-72.

40. Sasaki K. et al. A 94s 1-Mbit CMOS SRAM // IEEE J. Solid-state Circuits. 1989. ~№5. - vol. 24. - pp. 1219-1224.

41. Allen P. E. and HolbergD. R. CMOS Analog Circuit Design. New York: Holt, Rinehart and Winston. 1987.

42. Star Hspice Manual - Release 2001.2 - June 2001. http://www.ece.uci.edu/docs/hspice/hspice 2001 2-153.html (дата обращения: 28.10.2010).

43. Kulkarni J. P. SRAM basicshttp://cobweb.ecn.purdue.edu/~vlsi/courses/ee695kiVs2008/Lecture4.pdf (дата обращения: 28.10.2010).