Проектирование тестовых схем для аттестации технологических процессов производства СБИС тема диссертации и автореферата по ВАК РФ 05.27.05, кандидат технических наук Назаров, Андрей Александрович

• Назаров, Андрей Александрович
• кандидат технических наук
• 2000

Оглавление диссертации кандидат технических наук Назаров, Андрей Александрович

ВВЕДЕНИЕ.

1. СОСТОЯНИЕ ПРОЕКТИРОВАНИЯ ТЕСТОВЫХ СХЕМ.

1.1 Тестовые схемы. Классификация по назначению.

1.2 Анализ моделей коэффициента выхода годных (КВГ) СБИС.

1.2.1. Анализ моделей КВГ СБИС, характеризующихся преимущественно внезапным характером отказов.

1.2.2. Анализ моделей КВГ СБИС, характеризующихся преимущественно параметрическим характером отказов.

1.3. Проектирование тестовых схем, прогнозирующих стабильность.

1.4 Постановка задач диссертации.

2. КОМПЛЕКСНЫЙ ПОДХОД К ПРОЕКТИРОВАНИЮ ТЕСТОВЫХ

СХЕМ ДЛЯ АТТЕСТАЦИИ ТП ПРОИЗВОДСТВА СБИС.

2.1 Обоснование необходимости комплексного подхода к аттестации технологического процесса производства СБИС.

2.2. Методика проектирования тестовых схем для анализа технологических потерь СБИС в результате внезапных отказов.

2.3 Методика проектирования тестовых схем для анализа технологических потерь СБИС в результате параметрических отказов.

ВЫВОДЫ ПО ГЛАВЕ 2.

3. ПРОЕКТИРОВАНИЕ КОМПЛЕКТА ТЕСТОВЫХ СХЕМ ДЛЯ АТТЕСТАЦИИ

ОПЕРАЦ ИЙ ТИП СБИС В СООТВЕТСТВИИ С КОМПЛЕКСНЫМ ПОДХОДОМ.

3.1 Проектирование комплекта тестовых схем для аттестации ТП изготовления логической СБИС по КМДП-технологии.

3.1.1. КМДП-инвертор как базовый элемент СБИС.

3.1.2 Анализ видов технологических потерь КМДП-инвертора.

3.1.3 Проектирование ТСТ для оценки внезапного характера технологических потерь.

3.1.4. Проектирование комплекта ТС для оценки точности ТО.

3.2 Аттестация ТП по параметрам, прогнозирующим надежность СБИС.

3.2.1. Методика определения скорости деградации элементов ФС ИС.

3.2.2. Метод повышения точности прогноза скорости деградации ЭФС ВЫВОДЫ ПО ГЛАВЕ 3.

Введение диссертации (часть автореферата) на тему «Проектирование тестовых схем для аттестации технологических процессов производства СБИС»

Основной тенденцией развития мировой микроэлектроники сегодня остается рост степени интеграции (далее просто интеграции) ИС. Резкое снижение технологически достижимых размеров компонентов БИС и СБИС привели в последнее время к широкому внедрению в практику так называемых ультрабольших ИС (УБИС). Теоретически строго доказано, что при идеальном ТП размер транзистора, при котором он еще выполняет свои функции, составляет 6 нм. Сегодня топологические нормы проектирования (ТНП) СБИС составляют десятые доли микрона и основное препятствие на пути достижения "шести нан" (то есть снижения ТНП еще на 2 порядка) - дефекты. В этой связи на первый план выдвигается проблема снижения повреждаемости СБИС дефектами и обеспечение требуемой точности воспроизведения ФП элементов.

Постоянное снижение ТНП сопряжено с увеличением числа высокоточных технологических операций, каждая из которых вносит свой вклад в уменьшение выхода годных пластин. Например, если в производстве пассивных тонкопленочных плат ГИС на жестких подложках число операций равно 20 . 30, то для коммутационных плат больших гибридных ИС на гибком основании оно составляет около 70, а для полупроводниковых БИС в ряде случаев превышает 100 [11]. Другой пример: если к концу 80-х годов при изготовлении СБИС типа ОЗУ емкостью один мегабайт размер точечных дефектов, приводящих к внезапным отказам, составлял 0.1 мкм, то в настоящее время уже минимальный топологический размер компонентов приближается к этой цифре, а размер повреждающих дефектов снижается до (0,02.0,01) мкм. Существующие сегодня методы выявления дефектности СБИС невозможно применить для решения проблемы обеспечения заданного КВГ изделий по ряду причин [1,2]: • методы электронной и растровой микроскопии, обеспечивающие требуемую для выявления дефекта разрешающую способность, не могут обеспечить статистически значимые результаты для оценки характеристик повреждаемое6 ти и точности;

• метод тестовых схем, обеспечивающий получение статистически значимых результатов, вследствие его высокой производительности, требует своего дальнейшего усовершенствования, обуславливаемого снижением минимального геометрического параметра (ГП) элемента.

Попытки радикального улучшения метода тестовых схем в настоящее время наталкиваются на ряд следующих препятствий, обусловленных умень-шением минимальных размеров элементов СБИС:

• увеличивается номенклатура и число повреждающих дефектов;

• возрастают требования к точности формирования ЭФС СБИС;

• появляются новые механизмы деградации, обуславливающие временные изменения параметров функциональных элементов (например деградационные процессы, связанные с появлением горячих носителей).

Кроме того, существуют теоретические проблемы адекватного описания и моделирования точностных и дефектностных параметров современных ЭФС и деградационных процессов, в них протекающих. В частности:

• отсутствуют математические модели, адекватные физическим процессам производства СБИС и научно обоснованные критерии их оценки;

• отсутствуют комплексные систематические исследования технологических потерь при изготовлении СБИС;

• отсутствуют научно обоснованные правила проектирования тестовых схем (ТС) для аттестации технологических процессов производства (ТПП) СБИС.

Одним из основных инструментов получения и повышения КВГ современных СБИС и УБИС является использование специализированных тестовых структур (ТСТ). Известно [2], что применение ТС и ТСТ для получения информации о качестве операций ТП в микроэлектронике имеет объективную основу и обусловлено прежде всего групповым характером обработки изделий на большинстве операций ТП. Вследствие этого наблюдается тесная связь между 7 параметрами элементов СБИС на пластине и в партии одновременно обрабатываемых пластин.

Существующие подходы к проектированию ТС направлены на диагно-стику качества изготовления СБИС как функционирующего изделия. Основная цель таких ТС - обеспечить прогноз выхода годных кристаллов в партии СБИС. Собственно измерение тестовых кристаллов проводится после изготовления каждой партии и по результатам контроля выдается заключение о качестве ТП с анализом причин брака.

Между тем, сам метод ТС нуждается в настоящее время в совершенствовании. По мере роста интеграции БИС все более четко обозначаются проблемы аттестации операций ТП по характеристикам точности, привносимой дефектности и надежности. Анализ операций ТП по указанным параметрам позволяет:

• корректировать ТП, так как с помощью ТС с определенной вероятностью можно судить о текущей точности и дефектности операций ТП;

• объективно обосновывать переход на новые ТНП.

Действительно, если ТС показывают, что фактическая точность ТП существенно превышает нормы, заложенные в ТУ, то это говорит о неиспользованном резерве технологического оборудования и данный ТП можно использовать для производства УБИС с более жесткими ТНП и наоборот, необходимо увеличивать ТНП при росте дефектности или снижении точности.

Таким образом, в настоящее время ставится задача аттестации ТП по объективным показателям качества. Поскольку основными объективными показателями, определяющими КВГ, являются точность и плотность повреждающих дефектов, то для решения поставленной задачи нужен новый подход к проектированию ТС. Основное отличие этого подхода состоит в том, что акцент делается не на изделие, а на технологический процесс, конкретно на операции технологического процесса.

Сказанное подчеркивает актуальность и перспективность разработки новых 8 методов аттестации ТПП современных СБИС по параметрам точности и привносимой дефектности на основе ТС. Кроме того, переход от БИС к СБИС с ТНП менее 0,8 мкм определяет необходимость поиска ТЭ, прогнозирующих надежность ЭФС. Поэтому актуальны исследования, результаты которых опре-делят подходы к проектированию таких элементов.

Целью настоящей работы является обеспечение возможности аттестации ТПП СБИС (УБИС) по объективным характеристикам качества проведения операций, в качестве которых выступают случайная и систематическая составляющие погрешности формируемых элементов физической структуры (ФС), плотность повреждающих физическую структуру СБИС дефектов, а также показатели скорости деградации элементов физической структуры. Цель достигается разработкой методик проектирования тестовых схем как инструмента получения характеристик качества операций ТП.

Для достижения цели в диссертации решены следующие задачи:

1. Обоснован и разработан комплексный подход к проектированию тестовых схем, предназначенных для аттестации ТП изготовления СБИС.

2. В соответствии с комплексным подходом разработана методика проектирования ТС, предназначенная для аттестации ТПП СБИС с преимущественно параметрическим характером отказов и методика проектирования ТС, предназначенная для аттестации ТПП СБИС с преимущественно внезапным характером отказов.

3. Разработана методика оценки показателей скорости деградации элементов физической структуры СБИС.

Научная новизна работы заключается в следующем: 1. Обоснован комплексный подход к проектированию ТС, заключающийся в:

• выборе модели КВГ, адекватно отражающей анализируемый ТП;

• в учете связей ФП типового элемента СБИС с преимущественно 9 параметрическим характером отказов с параметрами ЭФС изделия составляющими этот элемент;

• в учете деградационных процессов в элементах ФС СБИС.

2. Разработана методика проектирования тестовых схем, предназначенных для аттестации операций технологического процесса изготовления СБИС по характеристикам точности, которая заключается в определении:

• конструкции информативных элементов тестовой схемы;

• необходимого и достаточного числа элементов тестовой схемы;

• числа тестовых структур в тестовой схеме.

3. Разработана методика проектирования тестовых схем, предназначенных для аттестации ТП по характеристикам плотности повреждающих дефектов, заключающаяся:

• в разработке тестовых структур из однотипных элементов ФС СБИС, формируемых на аттестуемых операциях;

• в экспериментальном определении КВГ тестовых элементов, входящих в тестовую структуру, имеющую различное наполнение, изменяющееся в пределах одной тестовой структуры по геометрической прогрессии;

• в реализации возможности определения плотности повреждающих дефектов при увеличении вероятности повреждения за счет уменьшения минимального ГП элемента ФС СБИС на аттестуемой операции.

4. Разработана методика оценки показателей скорости деградации элементов ФС СБИС. Методика позволяет оценить качество операций ТП по указанному показателю и заключается:

• в проведении ускоренных испытаний элементов тестовых структур при нагрузках, определяемых из установленных моделей отказов;

• в определении пластин, физические структуры которых характеризуется в условиях эксплуатации повышенной скоростью деградационных процессов

10 по сравнению с другими пластинами;

5. Предложена методика подачи тепловой нагрузки на испытуемые элементы ТС, состоящая в использовании пленочного нагревателя, расположенного в зоне испытуемого тестового элемента.

На защиту выносятся:

1. Комплексный подход к проектированию тестовых схем, предназначенных для аттестации ТПП СБИС.

2. Методики проектирования тестовых схем, предназначенные для аттестации ТПП СБИС по характеристикам:

• точности (изделия с параметрическим характером отказов пластин);

• повреждаемости (изделия с внезапным с характером отказов).

3. Методики и результаты определения скорости деградации процессов в ЭФС СБИС

Практическая ценность и результаты внедрения.

1. Использование на практике комплексного подхода к проектированию ТС заменяет эвристический подход к решению этой задачи научно обоснованным подходом.

2. Комплексный подход и разработанные на его основе конкретные методики позволяют определить необходимое и достаточное число информативных ТЭ в ТСТ и число ТСТ в ТС, чтобы обеспечить получение систематических и случайных составляющих характеристик погрешностей аттестуемых операций ТП с требуемой точностью при заданной достоверности.

3. Предложенная методика проектирования ТС, предназначенных для определения характеристик повреждаемости, позволяет, варьируя независимо факторы площади кристалла и минимальный размер элемента, определить по заданному значению КВГ предельно допустимые значения этих факторов, то есть топологические нормы проектирования СБИС.

11

4. Предложенная и реализованная в диссертации методика аттестации ТПП СБИС вошла в первую редакцию проекта стандарта отрасли "Микросхемы интегральные. Требования к тестовым структурам. Методы контроля качества изготовления и оценки надежности с помощью тестовых структур".

5. Использование методики определения скорости деградации элементов физической структуры СБИС позволяет определять качество ТП по этому параметру и отбраковывать пластины с потенциально нестабильными элементами.

6. Предложенная методика подачи тепловой нагрузки на испытуемые элементы позволяет практически свести к минимуму систематическую погрешность определения скорости деградации параметра элемента физической структуры в условиях эксплуатации.

12

Заключение диссертации по теме «Интегральные радиоэлектронные устройства», Назаров, Андрей Александрович

ВЫВОДЫ ПО ГЛАВЕ 3

1 Проведен анализ видов технологических потерь КМДП-инвертора как базового элемента логической СБИС и показана возможность объективной оценки технологических потерь, происходящих в результате внезапных и параметрических отказов.

2 На базе комплексного подхода разработан полный комплект ТС для аттестации ТП по привносимой дефектности и по характеристикам точности, обеспечивающий, в отличие от известных, объективную аттестацию операций ТП формирования ФС СБИС.

3 Показано, что стабильность ТП определяется мерой устойчивости транзисторов к воздействию горячих носителей, причем в качестве меры может выступать скорость деградации МДП-транзистора. Разработана методика определения скорости деградации МДП-транзистора, на базе которой экспериментально доказано, что: невозможно выявить нестабильные элементы по первоначальным значениям их функционального параметра; можно выявлять потенциально ненадёжные элементы металлизации, контролируя различие скоростей деградационных процессов проводников металлизации в различных партиях в отличие от известных, предложенная методика позволяет, определять и отбраковывать пластины с потенциально нестабильными элементами.

4 Предложена и эспериментально подтверждена методика повышения точности прогноза скорости деградации ЭФС за счет расположение пленочного нагревателя в зоне испытуемого ТЭ. Методика, в отличии от известных, устраняет грубую инструментальную погрешность в определении точного временного интервала температурного воздействия на ТЭ при ускоренных испытаниях.

123

ЗАКЛЮЧЕНИЕ

1. Проведен анализ состояния аттестации технологического процесса изготовления СБИС и показана актуальность проблемы совершенствования метода тестовых схем, предназначенных для аттестации технологических операций по объективным показателям качества технологического процесса, что позволяет, в отличие от известных методик, своевременно корректировать технологический процесс и объективно обосновывать переход на новые топологические нормы проектирования.

2. Обоснован и разработан комплексный подход к аттестации технологического процесса изготовления СБИС, позволяющий, в отличие от существующих, при проектировании тестовых схем:

• выбирать адекватную технологическому процессу модель коэффициента выхода годных пластин;

• учитывать зависимость функциональных параметров КМДП-инверторов СБИС от их геометрических параметров;

• учитывать деградационные процессы в элементах физической структуры СБИС

3. Разработана методика проектирования тестовых схем, предназначенных для аттестации операций технологического процесса изготовления КМДП-СБИС по характеристикам точности, которая заключается в определении:

• конструкции информативных элементов тестовой схемы;

• необходимого и достаточного числа тестовых элементов в тестовых структурах и числа тестовых структур в тестовой схеме, что позволяет обеспечить получение систематических и случайных погрешностей операций ТП с требуемой точностью при заданной достоверности.

4. Разработана методика проектирования тестовых схем, предназначенных для аттестации технологического процесса изготовления СБИС по

124 характеристикам плотности повреждающих дефектов, зключающаяся:

• в разработке тестовых структур из однотипных элементов физической структуры СБИС, формируемых на аттестуемых операциях;

• в экспериментальном определении коэффициента выхода годных тестовых элементов, входящих в тестовую структуру, имеющих наполнение, изменяющееся в пределах одной тестовой структуры по закону геометрической прогрессии;

• в реализации возможности определения плотности повреждающих дефектов на аттестуемой операции при увеличении вероятности повреждения за счёт уменьшения минимального геометрического параметра элемента физической структуры СБИС.

Предложенная методика, в отличие от известных, позволяет, определить предельно допустимые значения этих факторов по заданному значению выхода годных, то есть - топологические нормы проектирования СБИС.

5. Разработана методика оценки скорости деградации МДП-транзистора логической СБИС, которая позволяет оценить качество операций технологического процесса по указанному показателю и заключается:

• в проведении ускоренных испытаний элементов ТСТ при нагрузках, определяемых из установленных моделей отказов;

• в определении пластин, физические структуры которых характеризуются в условиях эксплуатации повышенной скоростью деградационных процессов по сравнению с другими пластинами.

Использование методики позволяет, в отличие от известных, определять и отбраковывать пластины с потенциально нестабильными элементами.

6. Предложена методика подачи тепловой нагрузки на испытуемые элементы ТС, использующая расположение пленочного нагревателя в зоне испытуемого тестового элемента. Методика, в отличие от известных, позволяет устранить грубую инструментальную погрешность измерения.

125

7. Методика проектирования ТС используется в учебном процессе ряда вузов РФ в форме практического занятия по дисциплинам "Специальные вопросы производства РЭС" и "Технология микросхем и микропроцессоров".

8. Предложенные методики проектирования тестовых схем для аттестации ТПП СБИС используются на "Предприятии перспективных исследований "НАУЧНЫЙ ЦЕНТР"" (ППИНЦ). Результатом внедрения в промышленность диссертационной работы в части разработки методики аттестации ТП изготовления СБИС является включение написанного с участием автора раздела "4.2.5. Разработка или выбор конструкции информативного элемента ТС в проект стандарта отрасли № ИЭТ-96/2000 "Микросхемы интегральные. Требования к тестовым структурам. Методы контроля качества изготовления и оценки надежности с помощью тестовых структур". Указанный стандарт "устанавливает требования к тестовым схемам, предназначенным для определения характеристик точности и привносимой дефектности операций технологического процесса изготовления СБИС. Стандарт определяет методику проектирования ТС, требования к процессу разработки технологических операций, к аттестуемому технологическому процессу и процессу аттестации технологического процесса по точности и привносимой дефектности, а так же порядок проведения процедур аттестации на предприятиях поставляющих СБИС МО РФ".

126

Список литературы диссертационного исследования кандидат технических наук Назаров, Андрей Александрович, 2000 год

1. Аваев H.A., Фролкин В.Т. Основы микроэлектроники. М.: Радио и связь, 1991.

2. Адаме А., Цай Д., и др. Технология СБИС: в 2-х кн. Кн.1. Пер.с англ./Под ред.С.Зи.-М.: Мир, 1986.

3. Амелин В.П., Овчаренко E.H., и др.- Автоматизированная система диагностики уровня технологии изготовления БИС. // Тезисы докладов 1 Всесоюзной конференции по физическим основам твердотельной электроники.- Ленинград 1999 - т. В.- с. 110.

4. Антонетти П. МОП-СБИС Моделирование элементов и технологических процессов Москва, "Радио и связь", 1988

5. Батавии В.В., Концевой Ю.А., Федорович Ю.В. Измерение параметров полупроводниковых материалов и структур М.: Радио и связь, 1985

6. Булгаков С.С., Десятков Д.Б., Еремин С.А.и др. Автоматизированный тестовый контроль производства БИС. М.: Радио и связь, 1992. - 192 с.

7. Валеев A.C., Овчаренко E.H. Шишко В.А., Трайнис Т.П. Метод исследования технологии формирования межуровневых контактов межсоединений БИС с применением ТСТ // "Микроэлектроника" 1991г.- т. 20 - вып. 1

8. Валиев К.А. Микроэлектроника: достижения, пути развития.-М.: Наука, 1986.

9. Власов В.Е., Лубашевский И.А., Пищаев В.В. Анализ выхода годных ИС с учетом характера распределения параметров элементов на пластине // Микроэлектроника 1989 - т. 18 - вып. 6 - с. 508-514.

10. Гальперин В.И., Гильман Б.И. Методы тестового контроля параметров в технологии МДП СБИС. М.: ЦНИИТЭИ приборостроения, 1985. - 48 е.127

11. Герасимова A.C. Использование тестовых структур в производстве ИС. // Зарубежная радиоэлектроника. 1988. - № 10. - С. 53-62С.

12. Горнеев Е.С. Разработка и внедрение промышленной субмикронной технологии СБИС. Диссертация на соискание ученой степени д.т.н, 2000 г.

13. Дрюк ЕЛ., Жаров О.Н., Никитин Ю.Г. Программное обеспечение автоматизированного комплекса измерений параметров тестовых структур. // Электронная промышленность.- 1989.-№ 3

14. Еремин С.А., Десятков Д.Б., Сысоев В.В. Статистический анализ технологических процессов на основе обработки результатов тестового контроля. М.: ЦНИИ "Электроника", 1988. - 55 с. (Обзоры по ЭТ. Сер. 8. Вып. 5).

15. Ефимов И.Е., Козырь И.Я., Горбунов Ю.И. Микроэлектроника. Проектирование, виды микросхем, функциональная микроэлектроника. М.: Высшая школа, 1987.19.3И С. Технология СБИС.- М.: "Мир", 1986.

16. Кейджан Г.А. Прогнозирование надежности МЭА на основе СБИС. М.: "Радио и связь", 1987.

17. Коробов А.И., Наумченко A.C. О физическом прогнозировании надёжности элементов плёночных микросхем. Электронная техника, Сер. 6. Микроэлектроника, 1970, вып. 1.

18. Мерфи. Оптимальный празмер и стоимость монолитных ИСМ. // ТИИЭР. -1964 №12, с. 1668- 1677

19. Мокеров В.Г., Панасюк В.Н., Овчаренко E.H., Амелин В.П., Кузин С.М.

20. Методология операционного контроля и анализа технологии интегральных схем по электрическим тестовым компонентам // "Микроэлектроника" -1984г.-т. 13-вып. 6

21. Могэб К., Фрайзер Д., и др. Технология СБИС: в 2-х кн. Кн.2. Пер.с англ./Под ред.С.Зи.-М.: Мир, 1986.

22. Овчаренко E.H., Исследование технологических потерь БИС с применением электрических тестовых структур. Кандидатская диссертация.-М.: 1993.

23. Последовательная модель деградации в МОП-транзисторах с каналами п- и р-типа при воздействии горячих носителей. IEEE Transactions on electron devices, VOL. 35, NO. 12, December 1988

24. Прайс. Новый подход к оценке выхода годных интегральных схем. // ТИИЭР.-1970.-т. 58.-№8.-с. 175128

25. Стаппер Ч.Х., Армстронг Ф., Садзи К. Статистические модели выхода годных ИС. // ТИИЭР 1983 - т.71 - №4, с. 6-26.

26. Стандарт отрасли "Микросхемы интегральные. Требования к тестовым структурам. Методы контроля качества изготовления и оценки надёжности с помощью тестовых структур".

27. Таруи Я. Основы технологии СБИС М.: Радио и связь, 1985

28. Ферри Д., и др. Электроника УБИС: Пер. с англ.-М.:Мир, 1991.

29. Чернышев А. А. Основы надёжности полупроводниковых приборов и интегральных микросхем. М.: Радио и связь, 1988

30. Alcorn С., Dworak D., Haddad N. Test Structure dessigns for process and device characterization. // Solid-State Technology.- May 1985

31. Buchler M.G. The Use of Electrical Test Structure Arrays for Integrated Circuit Process Evaluation. // J. Electrochem. Soc-v. 127.-Nol0.-pp.2284-2290

32. Buchler M.G. Role Test Ship in Coordinating logic and Circuit Design and Layout Aids for VLSI. // Solid State Techn.- 1981.- v. 24.- N 9.- pp. 68-75

33. Buchler M.G. Microelectronic test chips for VLSI electronics// VLSI Electronics: Microstructure Science, 1983. № 3. - P. 529-576

34. Buehler M.G. Hershey C.W. The Split-Cross-Bridge Resistor for Meassuring the Sheet Resistance, Line Width and Line Spacing of Conducting Layers // IEEE Transaction on Electron Devices 1986-v. ED 33- No 10- pp. 1572-1579.

35. Buehler M.G., Sayah H.R. Addresable Inverter Matrix for Process and Device Characterization // Solid-State Technology 1985 - No 5 - pp. 185-191

36. Buchler M.G. Cjmprehensiv Test Patterns with Modulartest Structures: The Two by N probe-ped Array Approach. // Solid-State Technology- 1979 v. 22 - No 10-pp. 89-94

37. Camerik F., P Dirks.A.J. Qualification and Quantification of Process-Induced Product-Related Defects. // CH2742-5/0000/0643$01.00 1989 IEEE.- 1989.- International Test Conference Paper 29.2 - pp. 643-652

38. Carver C.R., Linholm L.W. Use of Microelectronic Test Structures to Characterize 1С Materials, Processes and Processing Equipment. // Solid-State Technology-1980.-v. 23.-No 9.-pp. 85-92129

39. Comeau A.R., Laneuville J. An Automated Electrical Defect Identification and Location Method for CMOS Processes Using a Specially Designed Test Chip. // IEEE Transactions on Semiconductor Manufacturing August 1992 - v. 5- №. 3.

40. Dimitrijev S. & the other. Yeld Model for in-line Integrated Circuits Production Control//Solid State Electronics- 1988.-v.31 -975-979.

41. Dimitrijev S., Stojaninovic N. and Stamenkovic Z. Yeld Model for in-Line Inte-crated Circuit Production Control // Solid State Electronics 1988. - v. 31

42. Ferris-Prabhu A.V. Modeling the Critical Area in yield Forecasts. // IEEE J. Solid State Circuits.- 1985.- v. SC-20.- № 4.- pp. 874-877

43. Ferris-Prabh A.V. Defect Size Variations and their Effect on the Critical „ea on VLSI Devices // IEEE Journal of Solid State Cicuits , 1985 , v. SC-20 ,№ 4 p 878.

44. Flbert V. Ferris-Prabhu. Role of Defect Size Distribution in yield Modeling. // IEEE TRANSACTIONS ON ELECTRON DEVICES.- 1985.- vol. Ed-32.- No.9.-s. 1727-1735

45. Freeman G., Lukaszek W, Ekstedt T.W. Experimental Verification of Novel Electrical Test Structure for Measuring Contact Size // IEEE Transactions on Semiconductor Manufacturing 1989 - v. 2 - No. 1- pp. 9-15

46. Hemmert R.S. Poisson process and intergrated circuit yield prediction. // Solid State Circuits 1981.- June.- v. 24- pp. 511 -515

47. Gluckman P. Statistical Processes Control Techniques to Reduce Turnaround Times // Solid-State Technology.- 1989.- № 2

48. Ham W.E. Compehensiv Test Pattern and Approach for Characterising SOS Technology. // NBS SP 400-56.- Jan. 1980

49. Integrated-Circuit Test Structure which Uses a Verhier to Electrically Measure Mask Misalignment // Electronics Letters 13th October 1983 - v. 19 - №21- pp. 868-869

50. Johnson W.,Smith A. Statistical Process ControlA Higher Quality Through Worksite Data Management. // Microelectronic Manufacturing and Testing 1988 - № 5

51. Lea R.M., Bolouri H.S. Fault tolerance: step towards WSI. // IEE Proceedings -1988. V.135 -No.6-Pt. E

52. Lukaszek W., Yurbrough W., Wolker Meindi T., J. CMOS Test Chip Design for Process Problem Debugging and Yield Prediction Experiments // Solid State Technology -1986.- March pp. 87-92

53. MaIlory C.L., Perloff D.S., Hasan T.F. Spatial Yield Analysis in Integrated Circuit Manufacturing. // Solid St. Technol.- 1983.- v. 26 (11).130

54. Mitchell M.A. Defect Test Structures for characterization of VLSI technologies. // Solid-State Technology.- May 1985.

55. Murrman H. Yeld Modeling of Bipolar Integrated Circuits. // Japonese Journal of Applied Physics.- 1980.-v. 19.- Supplement 19-1.-pp. 169-173

56. Parillo L.C., Payne R.S., Seidel T.E. The Reduction of Emitter-Collector Shorts in a High-Speed All-Implanted Bipolar Technology. // IEEE Transaction on Electron Devices.- 1981.-v. ED 28.-№ 12

57. Paz O. Modification of Poisson ststistics:Modeling defect Induced by defusion // IEEE J.Solid. State Circuits 1977.- Oct. - v. SC-12, pp. 540-546.

58. Perloff D.S., Wahl F.E. Microelectronic Test Chips in Integrated Circuit Manufacturing. // Solid. St. Technol 1981.-v. 24 (9).-pp. 75-80

59. Rung R.G. Determining IC layout rules for cost minimization. // IEEE J. Solid State Circuits.- 1981.- Feb.- v. SC-16 pp. 35-43

60. Russel T.J., Maxwell D.B. Microelectronic Test Pattern for Meassuring Uniformity of an Integrated Curcuit Fabrication Technology. // Solid-State Technology 1981-No 2.-pp. 71-74.

61. Scorzoni A. and Fineti M. Metal/Semiconductor contact resistivity and its determination from contact resistance measurements.// Materials Science Reports 3 (1988) 79-133 North-Holland, Amsterdam

62. Scorzoni A., Vanzi M., Querze A. The Circular Resistor (CR) A Novel Structure for the Analysis of VLSI Contacts // IEEE Transactions on Electron Devices-1990.-v. 17.-Nj. 7.-pp. 1750-1757

63. Shideler J. A., T. Turner, J. Reedholm, C. Messick, "A systematic approach to wafer level reliability." Solid State Technology, March 1995, pp. 47-54

64. Sischka D., Bisek R. Detection of defects on the surface of microelectronic structures. // IEEE Transaction on Electron Devices 1989 - v. ED 36 - № 1

65. Suehle J.S., Linholm L.W. and Kafadar K. Minimum Test Chip Sample Size Selection for Characterizing Process Parameters // IEEE J. of Solid-State Circuits-1984-v. -19-N 1

66. Smith A. and Kitz W. Monitoring the fab gives real time control. // Microelectronic Manufacturing and Testing 1987131

67. Stapper C.H. Elements on "Some consideration in the formulation of 1С yield statistics" // Solid State Electron. 1981. - v.24 - pp. 127 - 132.

68. Stapper C.H. Defect density distribution for LSI yield calculations // IEEE Trans. Electron Devices. 1973.- July . - v. ED-20, pp. 655-657.

69. Stapper C.H. On a composite model to the 1С yield problem // IEEE J. Solid State Circuits.- 1975.- Dec.- v. SC-10 pp. 573-539.

70. Stapper C.H. "Some Considerations in the formulation of 1С statistocs" // Solid State Electron.- 1981.- v. 24 pp. 127-132

71. Tan Fu Lei, Len-yi Len and Chung Len Lee. Specific Contact Resistivity Measurement by a Vertical Kelvin Test Structure // IEEE Transaction on Electron Devices.- 1987.-v. ED 34.-No 6

72. Total Contaminatio Control for VLSI Wafer Processing. By Takeshi Hattory, Ph.D., Semiconductor Group, Sony Corporation, Japan. // Microelectronic Manufacturing and Testing.-l 988.- № 4, pp. 31-35

73. Unger B.A. Electrostatics Discharge Failures of Semiconductor Devices, Reliability Phisics, 19thAnualProceedings, 1981, p. 193.

74. Van Leeuwen C. What's Ahead in Test and Measurement // Semiconductor International J.- 1989.

75. Yen D.Linholm L.W. An electrical Test Structure for proximity effect measurement and correction. // J. Electrochem.Soc. Solid-State Science and Technology.- July 1985

76. Warner R.M. A note on 1С yield statistics. // Solid State Electron.- 1981.- Dec.- v. 24.-pp. 1045-1047.

77. Zucca R., Welch B.M., Lee C.P. Long. Process Evaluation Test Structures and measurement techniques for a planar GaAs digital 1С technology. // IEEE Trans. Electron Devices.- July 1980 v. ED-27.- No 12.- pp. 2292-2298

78. Назаров A.A. Определение плотности привносимых дефектов на заданной операции ТПП СБИС. Методические указания к лабораторной работе. М.: МАИ, 2000. (в печати).

79. Черняев А.А. Технология производства интегральных микросхем и микропроцессоров. Учебник. М.: Радио и связь, 1989.

80. Назаров А.А. Тестовые схемы как инструмент аттестации технологических процессов изготовления современных СБИС. // Оборонный комплекс -научно-техническому прогрессу" .М. '.Межотраслевой научно-технический сборник. Вып.2 1999, с.11-14.133