Автоматизация проектирования тестовых структур для верификации библиотек стандартных элементов СБИС тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Ильин Сергей Алексеевич

• Ильин Сергей Алексеевич
• кандидат наук
• 2025

Оглавление диссертации кандидат наук Ильин Сергей Алексеевич

ПЕРЕЧЕНЬ СОКРАЩЕНИЙ И ОБОЗНАЧЕНИЙ

ВВЕДЕНИЕ

Глава 1 - Обзор подходов к верификации библиотек стандартных элементов СБИС

1.1. Общие сведения о библиотеках стандартных элементов

1.2. Обзор подходов к верификации библиотек стандартных элементов

1.2.1. Методы верификации на основе специализированных транзисторных структур и кольцевых генераторов

1.2.2. Методы верификации на основе маршрута проектирования для специализированных структур

1.2.3. Методы верификации с использованием специальных методологий проектирования

1.3. Выводы к главе

Глава 2 - Теоретико-множественная модель структуры для верификации в кремнии библиотек стандартных элементов

2.1. Основные составляющие теоретико-множественной модели структуры для верификации

2.2. Разработка теоретико-множественной модели структуры для верификации библиотеки

2.3. Расширение теоретико-множественной модели структуры для верификации нескольких библиотек

2.4. Выводы к главе

Глава 3 - Методика автоматизации проектирования тестовых структур для верификации в кремнии библиотек стандартных элементов на основе конвейерно-распределительного подхода

3.1. Архитектура шаблона тестовой структуры для верификации библиотеки стандартных элементов в кремнии

3.2. Расширение шаблона тестовой структуры для верификации нескольких библиотек стандартных элементов в кремнии

3.3. Разработка методики автоматизации проектирования тестовых структур для верификации библиотеки стандартных элементов в кремнии

3.4. Выводы к главе

Глава 4 - Программная реализация методики автоматизации проектирования тестовых структур для верификации в кремнии библиотек стандартных элементов СБИС на основе конвейерно-распределительного подхода

4.1. Разработка специализированного программного обеспечения для реализации

разработанной методики

4.2. Описание ключевых этапов автоматизированного проектирования блоков описания тестовой структуры

4.3. Результаты работы разработанного программного обеспечения

4.4. Выводы к главе

Заключение

Список литературы

ПРИЛОЖЕНИЕ 1. Акт внедрения от АО «НИИМЭ»

ПРИЛОЖЕНИЕ 2. Акт внедрения от ООО «Альфачип»

ПЕРЕЧЕНЬ СОКРАЩЕНИЙ И ОБОЗНАЧЕНИЙ

ИС - интегральная схема

КГ - кольцевой генератор

КМОП - комплементарный металл-оксид-полупроводник

КСП - комплект средств проектирования

САПР - система автоматизированного проектирования

СБИС - сверхбольшая интегральная схема

СВВФ - специальные виды воздействующих факторов

СПО - специализированное программное обеспечение

СЭ - стандартный элемент

AMBA - Advanced Microcontroller Bus Architecture (прогрессивная

архитектура шины микроконтроллера) APB - Advanced Peripheral Bus (прогрессивная шина периферии) BIST - Built-In Self-Test (встроенное самотестирование) CDL - Circuit Description Language (язык описания схем) DFT - Design for Testability (проектирование для тестопригодности) DRC - Design Rule Check (проверка конструкторско-

технологических ограничений) DRV - Design Rule Violations (нарушение конструкторско-

технологических ограничений) DUT - Design under Test (тестируемое устройство) GDS - Graphic Database System (графическая база данных) HDL - Hardware Description Language (язык описания аппаратуры) ISCAS - IEEE International Symposium on Circuits and Systems (международный симпозиум по схемам и системам) JTAG - Joint Test Action Group (совместная рабочая группа по тестированию)

LEF - Layout Exchange Format (формат передачи топологии)

LLM - Large Language Model (большая языковая модель)

LPE - Layout Parasitic Extraction (паразитная экстракция топологии) LVS - Layout vs. Schematic (топология в сравнении со схемой) MRC - Manufacturing Rule Check (проверка правил производства) PPA - Power-Performance-Area (мощность-производительность-площадь)

RHBD - Radiation-Hardened By Design (стойкость к радиации за счёт конструкции)

RTL - Register Transfer Level (уровень регистровых передач) SPICE - Simulation Program with Integrated Circuit Emphasis

(программа моделирования для интегральных схем) UPF - Unified Power Format (унифицированный формат мощности) VCD - Value Change Dump (массив изменения значений)

Введение диссертации (часть автореферата) на тему «Автоматизация проектирования тестовых структур для верификации библиотек стандартных элементов СБИС»

ВВЕДЕНИЕ

Актуальность темы исследования. Уменьшение технологических норм и повышение стоимости комплекта фотошаблонов повышают требования к проектированию интегральных схем (ИС) и приводят к необходимости автоматизации как отдельных проектных процедур, так и целых этапов маршрута проектирования ИС. Одним из ключевых элементов современного автоматизированного маршрута проектирования являются комплекты средств проектирования (КСП) для полупроводниковой технологии.

Важная часть современных КСП - это библиотеки стандартных элементов (СЭ). В зависимости от технологии они включают от нескольких сотен до тысяч элементов, каждый из которых выполняет определённую логическую функцию и отличается электрофизическими характеристиками. С уменьшением технологических норм увеличивается как объём, так и количество библиотек СЭ, доступных в рамках одной технологии: например, для технологии КМОП 28 нм число библиотек СЭ достигает нескольких сотен.

Ошибки в элементах библиотеки могут приводить к труднодиагностируемым ошибкам в функционировании ИС, спроектированных на их основе. Подтвердить соответствие библиотеки техническому заданию можно путём изготовления каждого её элемента в кремнии, подачи на вход векторов, обеспечивающих перебор всех состояний и переходов между ними и сравнения с результатами логического или схемотехнического моделирования.

Верификация в соответствии с определением из [1] - это подтверждение путём предоставления объективных доказательств того, что установленные требования были выполнены. Под проверочными мероприятиями понимаются, такие процедуры как моделирование, сравнение с другими проверенными проектами, эксперименты, испытания и др. В данной работе под верификацией в кремнии понимается реализация всех состояний и переходов между ними для каждого элемента библиотеки, изготовленного в кремнии при всех требуемых сочетаниях температуры и напряжения питания и сравнение с результатами

компьютерного моделирования. Верификация в кремнии проверяет только корректность функционирования элементов библиотеки, без экспериментального определения их временных или частотных характеристик.

Большое количество элементов в составе современных библиотек и, как следствие, большое количество входных векторов и проверяемых состояний, ограничения на площадь и количество выводов микросхемы делают верификацию сложной задачей.

Известные методы построения тестовых структур для библиотек в составе КСП имеют ряд особенностей:

— не обеспечивается полнота верификации элементов библиотеки;

— проверяются не все режимы работы каждого элемента;

— структуры проектируются вручную.

Большое количество процедур при проектировании, а также сложность и объём тестовой структуры обусловили необходимость автоматизации проектирования высокоуровневых описаний тестовой структуры для верификации библиотек стандартных элементов в кремнии. В связи с этим, возникла потребность в разработке новых и совершенствовании известных методик автоматизации проектирования тестовых структур для верификации библиотек в составе КСП в кремнии с целью подтвердить их пригодность до начала проектирования и выпуска серийных изделий на их основе.

Степень разработанности темы исследования. В настоящее время проблемой верификации библиотек стандартных элементов в кремнии занимается большое количество учёных и специалистов за рубежом: М. Альтьери, С. Бавареско, П. Буцен, Э. Конто, М. Любашевски, Л. Пуричелли, А. Рейс, Р. П. Рибас, Э. Фабрис., М. де Карвальо и др.

В России направление разработки методов верификации библиотек в кремнии развито слабее (Ласточкин О. В., Зольников В. К. и др.). Основные российские группы технических специалистов и научные школы сосредоточены на предприятиях, занимающихся разработкой библиотек СЭ: Научно-

исследовательский институт молекулярной электроники, Научно-исследовательский институт системных исследований РАН, Национальный исследовательский ядерный университет «МИФИ» и др.

Цель и задачи исследования. Целью диссертационной работы являются исследование и разработка методики автоматизации проектирования высокоуровневых описаний тестовых структур для верификации библиотек стандартных элементов СБИС в кремнии. Для достижения цели были решены следующие задачи:

1. Разработана теоретико-множественная модель тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии.

2. Разработана архитектура тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии, которая обеспечивает полноту верификации элементов библиотек и независимый доступ к каждому проверяемому элементу.

3. Разработана методика автоматизации проектирования высокоуровневого описания тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии.

4. Реализована программно методика автоматизации проектирования высокоуровневого описания тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии и файла входных воздействий.

Методы исследования. Задачи диссертационного исследования решались с использованием методов и моделей теории множеств, булевой алгебры и компьютерного моделирования.

Научная новизна работы 1. Предложена теоретико-множественная модель тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии. Предложенная модель на основе формального описания элементов проверяемой библиотеки позволяет обеспечить расчёт значений параметров тестовой структуры для предварительного анализа на системном уровне.

2. Предложена архитектура тестовой структуры с применением конвейерно-распределительного подхода для верификации библиотек стандартных элементов СБИС в кремнии. Предлагаемая архитектура, в отличие от стандартных, позволяет обеспечить полноту верификации и независимый доступ к каждому проверяемому элементу.

3. Предложена методика автоматизации проектирования высокоуровневых описаний тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии на основе автоматизированной генерации RTL-кода и файла входных воздействий, позволяющая обеспечить полноту верификации по сравнению с аналогами.

Основные результаты и положения, выносимые на защиту

1. Теоретико-множественная модель тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии.

2. Архитектура тестовой структуры на основе конвейерно-распределительного подхода для верификации библиотек стандартных элементов СБИС в кремнии.

3. Методика автоматизации проектирования высокоуровневого описания тестовой структуры для верификации библиотеки стандартных элементов СБИС в кремнии с применением предложенных в диссертации теоретико-множественной модели и архитектуры на основе конвейерно-распределительного подхода.

4. Программно-алгоритмическая реализация методики на основе автоматизированной генерации высокоуровневого описания тестовой структуры и файла входных воздействий.

Практическая значимость работы

Предложенная методика позволила повысить полноту верификации до:

— 99,94% (100% для бинарной логики) для библиотек по технологии КМОП 90 нм;

— 99,52% (100% для бинарной логики) для библиотек по технологии КМОП 28 нм.

При этом занимаемая площадь уменьшилась на 94% и 74% соответственно в сравнении с использованием комплекта кольцевых генераторов. Предложенные в диссертации архитектура и методы внедрены при формировании тестовых структур для верификации в кремнии библиотек, по существующим и перспективным базовым технологиями, разработанным в АО «НИИМЭ», что подтверждено актами о внедрении.

Степень достоверности. Достоверность полученных в диссертации результатов подтверждается вычислительными экспериментами, выполненными диссертантом при поддержке специалистов АО «НИИМЭ», и независимыми измерениями тестовых структур для верификации, построенных с применением предложенных в диссертации архитектуры и методов.

Результаты экспериментов представлены в публикациях в рецензируемых научных журналах и согласуются с положениями современной науки в области автоматизации проектирования СБИС.

Апробация результатов. Результаты диссертационной работы докладывались и обсуждались на конференциях: IEEE XVI International Scientific and Technical Conference «Annual Problems of Electronic Instrument Engineering (Россия, Новосибирск, 2023); «ЭКБ и микроэлектронные модули» (Россия, Краснодарский край, Сочи, 2022, 2023, 2024); Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем» (Россия, Москва, 2020);

Публикации. Основные результаты диссертационной работы представлены в виде 7 научных трудов, среди которых 6 статей опубликованы в ведущих рецензируемых научных журналах и сборниках из перечня ВАК Минобрнауки РФ. По результатам работы получен 1 РИД - свидетельство о регистрации программы для ЭВМ.

Личный вклад автора. Личный вклад автора состоит в прямом участии в проведении всех теоретических и экспериментальных исследований, внедрении их результатов, подготовке докладов и публикаций по теме диссертации.

Структура и объем работы. Диссертационная работа состоит из введения, четырёх глав, заключения, списка использованных источников (146 наименований) и списка сокращений. Диссертация содержит 145 страниц, включая 14 таблиц, 52 рисунка и 2 приложения.

Глава 1 - Обзор подходов к верификации библиотек стандартных элементов СБИС

В первой главе представлены общие сведения о составе, структуре и месте библиотек стандартных элементов в маршруте проектирования ИС. Выполнен аналитический обзор известных методов, применяемых для решения задачи верификации в кремнии библиотек стандартных элементов СБИС, а также приведена классификация существующих направлений разработки новых методов, относящихся к автоматизации проектирования тестовых структур для верификации библиотек стандартных элементов СБИС.

1.1. Общие сведения о библиотеках стандартных элементов

Одним из наиболее популярных подходов к проектированию цифровых и цифро-аналоговых (в цифровой части) ИС в настоящее время является использование библиотек стандартных элементов. Последовательность этапов обобщённого маршрута проектирования ИС изображена на рисунке 1, серым выделены этапы, в которых используется библиотека стандартных элементов как совокупность технологических представлений в индустриальных стандартах. Видно, что из 11 этапов обобщённого маршрута проектирования библиотеки задействованы в 9, что подчёркивает их ключевую роль в обеспечении качества и надёжности проектируемых изделий.

Библиотека стандартных элементов — это совокупность элементов в количестве от нескольких сотен до нескольких тысяч, каждая из которых реализует конкретную логическую функцию и обладает уникальными электрофизическими характеристикам. Библиотека должна обладать набором логических функций, которые образуют полный логический базис. Количество, состав и структура набора логических вентилей должны обеспечивать возможность многокритериальной оптимизации поведенческого описания в процессе синтеза. Состав библиотеки влияет на время ее разработки, а также на характеристики ИС, разработанной на её основе.

Логический базис называется функционально полным, если он содержит набор функций, с помощью которых можно выразить любую сколь угодно сложную логическую функцию. Логический базис является минимальным, если при удалении из набора входящих в него функций хотя бы одной функции, этот набор становиться функционально неполным. Логический базис является расширенным, если при удалении из него одной функции, он остаётся полным.

Рисунок 1. Последовательность этапов обобщённого маршрута проектирования ИС на основе библиотек стандартных элементов

Библиотека должна быть функционально полной, то есть такой, чтобы любые логические выражения могли бы быть выполнены на основе функций, содержащихся в библиотеке. Например, базис, состоящий из инвертора и элемента И-НЕ является функционально полным, то есть библиотека может состоять только из этих двух вентилей, но это не целесообразно, так как должны приниматься во внимание такие параметры как площадь ИС, токи утечки, мощностные и временные характеристики. Минимально необходимый набор функций для работы современного САПР проектирования ИС показан на рисунке 2.

Рисунок 2. Минимально необходимый состав элементов библиотеки для

современных САПР [2] Элементы добавляются в библиотеку, потому что их наличие оказывает влияние на временные и мощностные характеристики конечной схемы и её площадь. Причины для исключения элементов из библиотеки - это стоимость

проектирования, поддержки, характеризации и документирования библиотеки. Баланс определяется полнотой библиотеки (способностью проектировщика найти функции, которые понадобятся) и ценой, связанной с проектированием и поддержкой.

Существует несколько основных принципов формирования набора элементов ядра составляющих базис библиотеки. Соблюдение этих принципов вносит существенный вклад в характеристики СБИС, при разработке которых применяется библиотека.

1. Коэффициент разветвления по выходу. Коэффициент разветвления или нагрузочная способность (drive strength) - максимальное число входов, которые можно подключить к выходу элемента. Для каждой функции может существовать несколько элементов с различными коэффициентами разветвления по выходу. Важно, чтобы в библиотеке были элементы с различными нагрузочными способностями, в частности, буферы и инверторы.

2. Логическая симметрия. Предполагается, что если библиотека содержит элемент «И-НЕ», то она должна содержать соответствующий элемент «И» с такими же размерами и нагрузочными способностями. Если в библиотеке есть элемент «И-ИЛИ-НЕ», то так же должен быть элемент «И-ИЛИ» поскольку при синтезе проекта большой процент сигналов требуется как в прямом, так и в инверсном виде;

3. Функциональная симметрия. Наличие в библиотеке элементов с функцией D-триггера с переключением и по фронту, и по срезу, без сброса и установки, только со сбросом, только с установкой и со сбросом и установкой одновременно. Для реализации методологии DFT необходимо, чтобы для каждого такого элемента независимо от его функциональности присутствовала аналогичный элемент с добавлением функции сканирования;

4. Полный набор типов элементов. В библиотеке содержатся элементы следующих типов:

- Базовые логические функции;

- Составные или сложные логические функции;

- Мажоритарные элементы;

- Арифметические функции;

- Мультиплексоры;

- Дешифраторы;

- Функции с третьим состоянием;

- Элементы для построения дерева тактового сигнала;

- Триггеры;

- Защёлки;

- Защёлки тактового сигнала;

- Элементы удержания уровня;

- Элементы дотяжки к логическому уровню;

- Преобразователи уровня сигнала;

Небольшая библиотека, может содержать элементы реализующие логические функции из таблицы 1 [3]:

Таблица 1. Примерный список ключевых элементов библиотеки

Логическая функция Количество входов Нагрузочная способность

И-НЕ 2, 3, 4 1, 2, 4

ИЛИ-НЕ 2, 3, 4 1, 2, 4

Инвертор 1 1, 2, 4, 8, 16

Буфер 1 1, 2, 4, 8, 16

Буфер тактового сигнала 1 1, 2, 4, 8, 16

Триггер по фронту D-типа со сбросом — 1, 2, 4

Мультиплексор «2-в-1» 1, 2, 4

Окончание

Логическая функция Количество входов Нагрузочная способность

Исключающее ИЛИ 2, 3 1, 2, 4

Полусумматор — 1, 2

Сумматор — 1, 2

Рассмотрим состав типовой библиотеки стандартных элементов: 1. Комбинационные элементы:

1.1. Базовые логические функции. К базовым относятся следующие логические функции: «НЕ», «ТОЖДЕСТВО», «И», «И-НЕ», «ИЛИ», «ИЛИ-НЕ», «ИСКЛЮЧАЮЩЕЕ ИЛИ» и «ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ». Наличие таких функций гарантирует реализацию логических выражений и операций с входными данными;

1.2. Составные логические функции. К такому типу относятся функции, выполняющие две или более операций с входными данными: «И-ИЛИ», «ИЛИ-И», «И-ИЛИ-НЕ», «ИЛИ-И-НЕ». Функции такого типа позволяют реализовать сложную логику обработки данных с меньшей площадью или энергопотреблением, по сравнению с реализацией на основе базовых логических функций;

1.3. Мажоритарный элемент. В состав библиотеки могут включать специализированные элементы с чётным или нечётным количеством входов и одним выходом для реализации метода мажоритарного резервирования.

1.4. Арифметические функции. В библиотеках чаще других встречаются две функции такого типа: одноразрядный сумматор и одноразрядный полусумматор. На основе таких элементов можно реализовать сумматор и умножитель для многоразрядных чисел;

1.5. Мультиплексоры и дешифраторы. Использование элементов такого типа из библиотеки позволяет реализовывать блоки управления, выбора, контроля и вывода данных с меньшей занимаемой площадью и энергопотреблением, по сравнению с реализациями на основе базовых логических функций;

1.6. Функции с третьим состоянием. В полной библиотеке обязательно должны быть представлены элементы с третьим состоянием. Обычно, такие элементы представляют собой инверторы или буферы с дополнительным входом, который по активному уровню устанавливает на выходе элемента логическое состояние «7»;

1.7. Элементы для построения дерева тактового сигнала. К такому типу относятся инверторы и буферы, спроектированные для передачи тактового сигнала с минимальными искажениями. В ряде случаем могут дополняться элементами с базовыми логическими функциями: «И-НЕ» / «ИЛИ-НЕ» и мультиплексорами с аналогичным назначением, а также схемотехническими и топологическими особенностями;

2. Последовательностью элементы:

2.1. Триггеры. К триггерам относятся последовательностью элементы с переключением по фронту или срезу тактового сигнала, со сбросом, установкой, разрешением выхода, входом сканирования, а также комбинациями указанных режимов работы с прямым и / или инверсным выходами;

2.2. Защёлки. К защёлкам относятся последовательностные элементы с переключением по высокому или низкому уровню тактового сигнала, со сбросом, установкой, разрешением выхода, входом сканирования, а также комбинациями указанных режимов работы с прямым и / или инверсным выходами;

2.3. Защёлки тактового сигнала. К таким элементам относятся защёлки с управлением по уровню, дополнительной логикой входа или выхода и спроектированные для использования в дереве тактового сигнала. Главной функцией таких элементов является поддержка методологии проектирования доменов тактового сигнала в ИС; 3. Специализированные элементы:

3.1. Элементы удержания уровня. Такие элементы представляют собой встречно включённые инверторы с двунаправленным портом входа-выхода и используются для удержания заданного логического уровня в электрической цепи;

3.2. Элементы подтяжки к логическому уровню. К данному типу относятся элементы с функцией подтяжки электрической цепи к выбранному уровню (логической «единицы» или логического «нуля») в отсутствие на ней прочих сигналов;

3.3. Преобразователи уровня сигнала. Иногда в библиотеку могут включать специализированные элементы преобразования уровня логической «единицы» с высокого напряжения на низкий и наоборот. Данные элементы используются для согласования доменов с разными напряжениями питания.

Состав библиотеки не ограничивается указанными типами элементов и может быть расширен разработчиком в зависимости от конкретных решаемых задач. В качестве расширения могут рассматриваться следующие типы:

1. Элементы для реализации методологии управления питанием. Указанные ячейки используются для отключения питания и земли при реализации методологии проектирования ИС с пониженным энергопотреблением [4-6];

2. Многоразрядные триггеры. Элементы такого типа могут использоваться для экономии площади и снижения энергопотребления разрабатываемой ИС [7].

Рассмотрим состав типовой библиотеки стандартных элементов на примере библиотек, спроектированных в АО «НИИМЭ» [8-10] по технологии КМОП КНИ 180 нм (LibMikron_SOI_180_6M).

Библиотеки идентичны по составу и включают в себя: Элементы комбинаторной логики (всего 310 элементов):

- инверторы («НЕ») и буферы с различной нагрузочной способностью на выходе: 0, 1, 2, 3, 4, 6, 8, 10, 12, 16, 20, 24, 32, 48, 64 (30 элементов);

- инверторы («НЕ») и буферы для построения дерева тактового сигнала с различной нагрузочной способностью на выходе: 0, 1, 2, 3, 4, 6, 8, 10, 12, 16, 20, 24, 32, 48, 64 (30 элементов);

- логические вентили «И-НЕ» / «ИЛИ-НЕ» для построения дерева тактового сигнала с различной нагрузочной способностью на выходе: 1, 2, 4, 8 (8 элементов);

- мультиплексоры с количеством входов 2, с прямым выходом, для построения дерева тактового сигнала с различной нагрузочной способностью на выходе: 1,2,4 (3 элемента);

- буферы и инвертирующие буферы с третьим состоянием и различной

- нагрузочной способностью на выходе: 0, 1, 2, 3, 4, 6, 8, 10, 12, 16, 20, 24, 32, 48, 64 (30 элементов);

- логические вентили «И-НЕ» / «ИЛИ-НЕ» с прямыми и инверсными входами и различной нагрузочной способностью на выходе: 1, 2, 4, 8 (32 элемента);

- логические вентили «И» / «ИЛИ» с прямыми и инверсными входами и различной нагрузочной способностью на выходе: 1, 2, 4, 8 (32 элемента);

- различные типы логических вентилей «И-ИЛИ» и «ИЛИ-И» с прямыми и инверсными выходами, с различной нагрузочной способностью на выходе: 1, 2, 4 (96 элементов);

- полный сумматор и полусумматор с различной нагрузочной способностью на выходе: 0, 1 (4 элемента);

- логические вентили «Исключающее ИЛИ» / «Исключающее ИЛИ-НЕ» с двумя и тремя входами с различной нагрузочной способностью на выходе: 1, 2, 4 (18 элементов);

- мультиплексоры с количеством входов 2 или 4, с инверсным и прямым выходом, с различной нагрузочной способностью на выходе: 1, 2, 4 (18 элементов);

- дешифраторы «2-4» / «3-8» с различной нагрузочной способностью на выходе 1, 2, 4 (6 элементов);

- мажоритарный элемент «3-1» с различной нагрузочной способностью на выходе 1, 2, 4 (3 элементов).

Элементы последовательностной логики (всего 224 элемента):

- защёлки D-типа (latch) с управлением по высокому или низкому логическим уровням со сбросом, установкой, со сбросом и установкой или без таковых

- с прямым и инвертированным выходами, только с прямым выходом, только с обратным выходом и различной нагрузочной способностью: 1, 2, 4 (72 элемента);

- триггеры D-типа (flip-flop) с управлением передним и задним фронтом тактового сигнала, с модификациями со сбросом, установкой, со сбросом и установкой или без таковых, с прямым и инвертированным выходами, только с прямым выходом, только с обратным выходом и различной нагрузочной способностью: 1, 2, 4 (72 элементов);

- триггеры D-типа с дополнительным сканирующим входом (scan flipflop)

- управлением передним и задним фронтом тактового сигнала, с модификациями со сбросом, установкой, со сбросом и установкой или без таковых, с прямым и инвертированным выходами и только с

прямым выходом и различной нагрузочной способностью: 1, 2, 4 (72 элемента);

- защёлки D-типа (gated-clock) с управлением по высокому или низкому логическим уровням с нагрузочной способностью на выходе: 1, 2, 4, 8 (8 элементов).

Таким образом, в каждой из библиотек [8-10] содержится 543 элемента, которые реализуют 74 логические функции при помощи комбинационных элементов, 48 вариантов последовательностях элементов на основе D-триггера с управлением по фронту и 25 вариантов реализации последовательностных элементов с управлением по уровню.

Маршрут проектирования библиотеки стандартных элементов.

Рассмотрим обобщённую последовательность этапов проектирования библиотеки стандартных элементов, показанную на рисунке 3:

1. Схемотехническое проектирование. На этом этапе выполняется проектирование элементов библиотеки на транзисторном уровне в выбранном технологическом базисе. Каждая логическая функция в библиотеке может быть реализована несколькими способами, которые будут отличаться друг от друга по количеству используемых транзисторов и как следствие, занимаемой площади, временным и / или мощностным характеристикам. В ряде случаев, при возможности, в библиотеку включают несколько реализаций одной и той же логической функции с общим набором нагрузочных способностей и с различающимися характеристиками для увеличения возможностей по оптимизации проекта в процессе автоматизированного синтеза. Результатом этого этапа является схемотехническое (schematic) представление ячейки библиотеки в формате базы данных целевой САПР.

2. Топологическое проектирование. Данный этап решает задачу размещения и коммутации транзисторов из схемотехнического описания с учётом технического задания и конструкторско-технологических ограничений. На

этапе топологического проектирования определяется высота топологического конструктива стандартной ячейки библиотеки и шаг изменения её ширины. Результатом этого этапа является топологическое (layout) представление ячейки библиотеки в формате базы данных целевой САПР.

3. Физическая верификация. Данный этап включает следующие проверки:

- соответствие конструкторско-технологическим ограничениям (DRC, от англ. Design Rule Check);

- соответствия схемотехники и топологии (LVS, от англ. Layout versus Schematic);

- соответствия специальным требованиям к библиотечным элементам (MRC, от англ. Manufacturing Rule Check).

Список литературы диссертационного исследования кандидат наук Ильин Сергей Алексеевич, 2025 год

Список литературы

[1] ГОСТ Р ИСО 9000-2015. «Системы менеджмента качества. Основные положения и словарь»

[2] Engineering the CMOS Library: Enhancing Digital Design Kits for Competitive Silicon, 1st ed. David Doman, John Wiley & Sons, Inc. Published 2012 by John Wiley & Sons

[3] Обзор логических базисов и микросхем при построении комбинационного устройства с учётом надёжности / Ф. В. Макаренко, А. С. Ягодкин, К. В. Зольников [и др.] // Моделирование систем и процессов. - 2022. - Т. 15, № 1. - С. 115-124. -DOI 10.12737/2219-0767-2022-15-1-115-124.

[4] Ильин, С. А. Сравнительный анализ энергоэффективности библиотек по технологии FinFET 7 нм / С. А. Ильин, А. В. Коршунов, Т. В. Гарбулина // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). -2020. - № 4. - С. 169-173. - DOI 10.31114/2078-7707-2020-4-169-173.

[5] Korshunov, A. V. The Technique of Fast Power Analysis for FinFET Standard Cells / A. V. Korshunov, S. A. Ilin // Proceedings of 2018 IEEE East-West Design and Test Symposium, EWDTS 2018: electronic publication, Kazan, 14-17 сентября 2018 года. -Kazan: Institute of Electrical and Electronics Engineers Inc., 2018. - P. 8524810. - DOI 10.1109/EWDTS.2018.8524810

[6] Методы снижения энергопотребления СБИС, разрабатываемых в базисе технологии КМОП 28 нм / А. Ю. Забабурин, С. А. Ильин, Д. Ю. Копейкин [и др.] // Наноиндустрия. - 2023. - Т. 16, № S9-1(119). - С. 216-220. - DOI 10.22184/1993-8578.2023.16.9s.216.220.

[7] Ильин, С. А. Методика ускоренной характеризации многоразрядных триггеров с контролем точности / С. А. Ильин, О. В. Ласточкин, Н. А. Ищенко // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2022. - № 3. - С. 53-57. - DOI 10.31114/2078-7707-2022-3-53-57.

[8] Свидетельство о государственной регистрации базы данных № 2023622584 Российская Федерация. Библиотека стандартных элементов ядра с повышенной

стойкостью к СВВФ с напряжением питания 5.0 В (mksoi018std9t5v0) в базисе отечественной полупроводниковой технологии КМОП КНИ 180 нм (LibMikron_SOI_018_6М): № 2023622251: заявл. 14.07.2023: опубл. 27.07.2023 / Д. С. Шипицин, О. В. Ласточкин, С. А. Ильин; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[9] Свидетельство о государственной регистрации базы данных № 2023622556 Российская Федерация. Библиотека стандартных элементов ядра с повышенной стойкостью к СВВФ с напряжением питания 3.3 В (mksoi018std9t3v3) в базисе отечественной полупроводниковой технологии КМОП КНИ 180 нм (LibMikron_SOI_018_6М): № 2023622247: заявл. 14.07.2023: опубл. 26.07.2023 / Д. С. Шипицин, О. В. Ласточкин, С. А. Ильин; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[10] Свидетельство о государственной регистрации базы данных № 2024623255 Российская Федерация. Библиотека стандартных цифровых элементов ядра с повышенной стойкостью к СВВФ с напряжением питания 1.8 В (mksoi018std9t1v8) в базисе отечественной полупроводниковой технологии КМОП КНИ 180 нм (LibMikron_SOI_018_6М) : № 2024622974: заявл. 11.07.2024: опубл. 22.07.2024 / Д. С. Шипицин, В. В. Зайцев, Д. Ю. Копейкин [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[11] Методика проектирования и верификации библиотек стандартных элементов и элементов вводавывода / С. А. Ильин, С. К. Кочанов, О. В. Ласточкин, А. А. Новиков // Наноиндустрия. - 2017. - № S (74). - С. 300-302.

[12] Свидетельство о государственной регистрации базы данных № 2024622669 Российская Федерация. Библиотека стандартных элементов ядра с повышенной стойкостью к СВВФ с напряжением питания 3,3 В (соге9^ в базисе отечественной полупроводниковой технологии КМОП КНИ 250 нм (LibMikron_SOI_250_4M): № 2024622328: заявл. 05.06.2024: опубл. 19.06.2024 / Д. С. Шипицин, В. В. Зайцев, Д. Ю. Копейкин [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[13] Свидетельство о государственной регистрации топологии микросхемы № 2023630097 Российская Федерация. Библиотека стандартных элементов ядра с повышенной стойкостью к СВВФ с напряжением питания 5.0 В в базисе отечественной полупроводниковой технологии КМОП КНИ 180 нм в составе специализированной интегральной схемы: №2 2023630103: заявл. 18.07.2023: опубл. 25.07.2023 / В. В. Зайцев, С. А. Ильин, Т. Ю. Илюшкин [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[14] Свидетельство о государственной регистрации топологии микросхемы № 2023630085 Российская Федерация. Библиотека стандартных элементов ядра с повышенной стойкостью к СВВФ с напряжением питания 3.3 В в базисе отечественной полупроводниковой технологии КМОП КНИ 180 нм в составе специализированной интегральной схемы: № 2023630092: заявл. 05.07.2023: опубл. 10.07.2023 / В. В. Зайцев, С. А. Ильин, Т. Ю. Илюшкин [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[15] Марченко, А. М. Интерактивная система синтеза стандартных элементов цифровых СБИС, использующая штрих-диаграммы / А. М. Марченко, Е. А. Попов,

B. Ю. Савченко // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2014. - № 1. - С. 153-156.

[16] Рыженко Н.В. Использование задачи булевой выполнимости для трассировки стандартных элементов промышленной библиотеки элементов // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012. Сборник трудов / под общ. ред. академика РАН А. Л. Стемпковского. М.: ИППМ РАН, 2012.

C. 225-230

[17] Марченко, А. М. Трассировка затворных соединений с размещением портов в стандартных элементах нанометровых СБИС / А. М. Марченко, Е. А. Попов, В. Ю. Савченко // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2014. - № 1. - С. 157-160.

[18] Коротких, С. А. Методы автоматизации отдельных этапов маршрута проектирования библиотек стандартных элементов / С. А. Коротких // Наноиндустрия. - 2020. - Т. 13, № S5-3(102). - С. 875-877. - DOI 10.22184/1993-8578.2020.13.5s.875.877

[19] Муханов К. С., Сотников М. А., Улуханов Э. А. Улучшение топологии стандартных элементов субмикронных СБИС для повышения выхода годных // Проблемы разработки перспективных микроэлектронных систем - 2006. Сборник научных трудов / под общ. ред. А. Л. Стемпковского. М.: ИППМ РАН, 2006. С. 115119

[20] Ускорение перехода на отечественный технологический процесс c использованием автоматизированной миграции СФ-блоков / В. С. Калашников, А. Л. Керре, В. П. Розенфельд [и др.] // Электронная техника. Серия 3: Микроэлектроника. - 2023. - № 1(189). - С. 31-36. - DOI 10.7868/S2410993223010050.

[21] Критерии качества топологии стандартных элементов цифровых интегральных схем / В. С. Калашников, А. Л. Керре, В. П. Розенфельд [и др.] // Информационные технологии. - 2023. - Т. 29, № 9. - С. 447-456. - DOI 10.17587/it.29.447-456.

[22] Sorokin, A. A. Transistor Placement Algorithm for Standard Cell Synthesis / A. A. Sorokin, N. V. Ryzhenko // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2015. - No. 1. - P. 32.

[23] Манукян, А. А. Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП-технологий с трёхмерным затвором транзистора: специальность 05.13.12 "Системы автоматизации проектирования (по отраслям)»: диссертация на соискание учёной степени кандидата технических наук / Манукян Арам Альбертович, 2015. - 149 с.

[24] Гаврилов, С. В. Актуальные проблемы автоматизации логико-топологического проектирования библиотечных элементов и блоков СБИС для нанометровых технологий / С. В. Гаврилов, Г. А. Иванова, П. С. Волобуев // Вестник Рязанского государственного радиотехнического университета. - 2014. - № 50-1. - С. 69-77.

[25] Гаврилов, С. В. Алгоритмы логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой для технологических норм проектирования 32 нм / С. В. Гаврилов, Е. С. Карева, Д. И. Рыжова // Известия высших учебных заведений. Электроника. - 2017. - Т. 22, № 4. - С. 369-378. - DOI 10.24151/1561-5405-2017-22-4-369-378.

[26] Отечественная САПР технологической миграции и синтеза топологии / М. А. Сотников, В. П. Розенфельд, В. С. Калашников [и др.] // Наноиндустрия. - 2023. -Т. 16, № S9-1(119). - С. 243-245. - DOI 10.22184/1993-8578.2023.16.9s.243.245

[27] Баранов, А. А. Схемо-топологическое проектирование элементов СБИС / А. А. Баранов, Н. М. Сафьянников // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2016. - № 3. - С. 220-225.

[28] Tingyuan Liang, Jingsong Chen, Lei Li, Wei Zhang, «AutoCellLibX: Automated Standard Cell Library Extension Based on Pattern Mining», arXiv:2207.12314v1 [cs.AR], // [Электронный ресурс]. URL: https://arxiv.org/pdf/2207.12314.pdf (дата обращения: 04.03.2024).

[29] C.-K. Cheng, C.-T. Ho, D. Lee, B. Lin, and D. Park, "Complementary-FET (CFET) Standard Cell Synthesis Framework for Design and System Technology Co-Optimization Using SMT," IEEE TVLSI, vol. 29, no. 6, pp. 1178-1191, Jun. 2021.

[30] D. Park, D. Lee, I. Kang, S. Gao, B. Lin, and C.-K. Cheng, "SP&R: Simultaneous Placement and Routing framework for standard cell synthesis in sub-7nm," in 25th 129-DAC. IEEE, Jan. 2020, pp. 345-350

[31] Y.-L. Li, S.-T. Lin, S. Nishizawa, H.-Y. Su, M.-J. Fong, O. Chen, and H. Onodera, "NCTUcell: A DDA-and Delay-Aware Cell Library Generator for FinFET Structure with implicitly adjust Grid Map," IEEE TCAD, pp. 1-1, 2021.

[32] P. Van Cleeff, S. Hougardy, J. Silvanus, and T. Werner, "Bonncell: Automatic cell layout in the 7-nm era," IEEE TCAD, vol. 39, no. 10, pp. 2872-2885, 2019.

[33] Зинченко Л. А., Мазиас Р. Л., Розенфельд В. П., Смирнов Ю. Г., Сотников М. А., Стоянов С. В., Топузов И. Г., Фалковски К. Д. CELLERITY: Система автоматического синтеза топологии стандартных элементов // Проблемы

разработки перспективных микроэлектронных систем - 2005. Сборник научных трудов / под общ. ред. А. Л. Стемпковского. М.:ИППМ РАН, 2005. С. 113-120.

[34] Розенфельд В. П., Сотников М. А., Топузов И. Г., Улуханов Э. А., Широ Е. Г. Система сжатия и миграции топологии стандартных элементов // Проблемы разработки перспективных микроэлектронных систем - 2005. Сборник научных трудов / под общ. ред. А. Л. Стемпковского. М.:ИППМ РАН, 2005. С. 121-127

[35] Розенфельд В. П., Зинченко Л. А., Мазиас Р. Л., Смирнов Ю. Г., Сомов С. В., Топузов И. Г. Синтез топологии стандартных КМОП элементов с учётом эффекта электромиграции // Проблемы разработки перспективных микро- и наноэлектронных систем - 2008. Сборник научных трудов / под общ. ред. А. Л. Стемпковского. М.: ИППМ РАН, 2008. С. 120-125

[36] Y. -L. Li et al., "NCTUcell: A DDA-Aware Cell Library Generator for FinFET Structure with Implicitly adjust Grid Map," 2019 56th 96/IEEE Design Automation Conference (DAC), Las Vegas, NV, USA, 2019, pp. 1-6.

[37] Y. -L. Li et al., "NCTUcell: A DDA- and Delay-Aware Cell Library Generator for FinFET Structure With Implicitly adjust Grid Map," in IEEE Translations on Computer-Aided Design of Integrated Circuits and Systems, vol. 41, no. 12, pp. 5568-5581, Dec. 2022

[38] H. Cho, H. Seo, S. Chung, K. -M. Choi and T. Kim, "Standard Cell Layout Generator Amende to Design Technology Co-Optimization in Advanced Process Nodes," 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE), Valencia, Spain, 2024, pp. 1-6

[39] K. Bin and T. Kim, "CSyn-fp: Standard Cell Synthesis of Advanced Nodes With Simultaneous Transistor Folding and Placement," in IEEE Translations on Computer-Aided Design of Integrated Circuits and Systems, vol. 43, no. 2, pp. 627-640, Feb. 2024

[40] H. -M. Chen, C. -L. Hsiao, W. -T. Chao and I. -C. Hsieh, "On Generating Cell Library in Advanced Nodes: Efforts and Challenges," 2023 International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA/VLSI-DAT), Hsin Chu, Taiwan, 2023, pp. 1-4, doi: 10.1109/VLSI-TSA/VLSI-DAT57221.2023.10134126

[41] H. Ren and M. Fojtik, "Standard Cell Routing with Reinforcement Learning and Genetic Algorithm in Advanced Technology Nodes," 2021 26th and South Pacific Design Automation Conference (129-DAC), Tokyo, Japan, 2021, pp. 684-689.

[42] T.-C. Lee, C.-Y. Yang, and Y.-L. Li, "iTPlace: machine learning based delay-aware transistor placement for standard cell synthesis," in Proceedings of the 39th ICCAD. 96, Nov. 2020, pp. 1-8.

[43] H. Ren, M. Fojtik, and B. Khailany, "NVCell: Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning," p. 4, 2021

[44] Chung-Kuan Cheng, Andrew B. Kahng, Bill Lin, Yucheng Wang, and Dooseok Yoon. 2024. Gear-Ratio-Aware Standard Cell Layout Framework for DTCO Exploration. In Proceedings of the 2023 96 International Workshop on System-Level Interconnect Pathfinding (SLIP '23). Computing Machinery, New York, NY, USA, Article 2, 1-10. https://doi.org/10.1145/3632409.3640475

[45] H. Ren and M. Fojtik, "Invited-NVCell: Standard Cell Layout in Advanced Technology Nodes with Reinforcement Learning," 2021 58th 96/IEEE Design Automation Conference (DAC), San Francisco, CA, USA, 2021, pp. 1291-1294

[46] Chia-Tung Ho, Alvin Ho, Matthew Fojtik, Minsoo Kim, Shang Wei, Yaguang Li, Brucek Khailany, and Haoxing Ren. Nvcell 2: Routability-driven standard cell layout in advanced nodes with lattice graph routability model. In Proceedings of the 2023 International Symposium on Physical Design, pages 44-52, 2023

[47] Ho, Chia-Tung & Ren, Haoxing. (2024). Large Language Model (LLM) for Standard Cell Layout Design Optimization.

[48] Chia-Tung Ho, Ajay Chandna, David Guan, Alvin Ho, Minsoo Kim, Yaguang Li, and Haoxing Ren. Novel transformer model based clustering method for standard cell design automation. In Proceedings of the 2024 International Symposium on Physical Design, pages 195-203, 2024

[49] Shunyu Yao, Jeffrey Zhao, Dian Yu, Nan Du, Izhak Shafran, Karthik Narasimhan, and Yuan Cao. React: Synergizing reasoning and acting in language models. arXiv preprint arXiv:2210.03629, 2022

[50] P. Sharma and B. P. Das, "On-Chip Characterization of Ultra-Low Voltage Standard Cell Library Considering Input Slew and Output Capacitance," in IEEE Translations on Electron Devices, vol. 71, no. 1, pp. 308-315, Jan. 2024, doi: 10.1109/TED.2023.3319598

[51] Ильин, С. А. Выбор базовых схемотехнических решений для проектирования библиотек цифровых элементов / С. А. Ильин // Известия высших учебных заведений. Электроника. - 2015. - Т. 20, № 1. - С. 44-49

[52] A. Jain, et al., "On-chip delay measurement circuit," in Test Symposium (ETS), 2012 17th IEEE European, 2012, pp. 1-6

[53] A. Singh and N. Panwar, "On Silicon Timing Validation of Digital Logic Gates," in Microelectronics, 2006 25th International Conference on, 2006 pp. 424-427.

[54] C. Wang, et al., "A time and frequency measurement method based on delay-chain technique," in Frequency Control Symposium, 2008 IEEE International, 2008, pp. 484486

[55] N. Nedovic, W. Walker, and V. G. Oklobdazija, "A test circuit for measurement of clocked storage element characteristics," IEEE J. Solid-State Circuits, vol. 38, no. 8, Aug. 2004. pp.1294-1304

[56] Churayev S.O., Matkarimov B.T., Paltashev T.T. On-chip Measurements of Standard-Cell Propagation Delay // Proceedings of Design & Test Symposium (EWDTS). 2010. pp. 179-181.

[57] Zhang X., Ishida K., Takamiya M., Sakurai T. An On-Chip Characterizing System for With-in-Die Delay Variation Measurement of Individual Standard Cells in 65-nm CMOS // Proceedings of the 129-DAC. 2011. pp. 109-110.

[58] Collins M., Al-Hashimi B., Wilson P. On-chip timing measurement architecture with femtosecond resolution // Proceedings of 11th IEEE European Test Symposium. 2006, pp. 103-110

[59] M. Li, B. Cao, F. Lai and N. Zhang, "Design and Verification of Radiation Hardened Scanning D Flip-Flop," 2020 IEEE 3rd International Conference on Electronics Technology (ICET), Chengdu, China, 2020, pp. 87-90, doi: 10.1109/ICET49382.2020.9119693.

[60] Хватов В. М., Гарбулина Т. В., Лялинская О. В. Методы формирования и верификации библиотек стандартных элементов в составе маршрута проектирования ИС на базе ПЛИС отечественного производства // Проблемы разработки перспективных микро- и наноэлектронных систем

[61] Методика проектирования и верификации библиотек стандартных элементов и элементов ввода-вывода / С. А. Ильин, С. К. Кочанов, О. В. Ласточкин, А. А. Новиков // Международный форум "Микроэлектроника-2016»: Тезисы докладов 2-ой научной конференции форума, Алушта, Крым, 26-30 сентября 2016 года. -Алушта, Крым: Рекламно-издательский центр "ТЕХНОСФЕРА", 2016. - С. 312-316

[62] Ильин, С. А. Тестирование библиотек цифровых элементов / С. А. Ильин // Известия высших учебных заведений. Электроника. - 2013. - № 3(101). - С. 48-52

[63] R. P. Ribas, V. Callegaro, M. Lubaszewski, A. Ivanov and A. I. Reis, «Circuit Design for Testing Standard Cell Libraries", WCAS 30 Agosto, 2011

[64] R.-B. Lin, I.S.-H. Chou and C.-M. Tsai, ''Benchmark circuits improve the quality of a standard cell library'', In: ASIC South Pacific Design Automation Conference (129-DAC), 1999, pp. 173

[65] W. Agatstein, K. McFaul and P. Themins, "Validating an ASIC standard cell library", Third Annual IEEE ASIC Seminar and Exhibit, Sep. 1990.

[66] R. P. Ribas, Y. Sun, A. I. Reis, and A. Ivanov, "Self-checking test circuits for latches and flip-flops," Proc. Of IEEE Int'l On-Line Test Symp. (IOLTS), pp.210-13, 2011

[67] Метод валидации в кремнии библиотек стандартных цифровых элементов / Д. Ю. Копейкин, О. В. Ласточкин, Д. С. Шипицин [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2020. - № 4. - С. 140145. - DOI 10.31114/2078-7707-2020-4-140-145

[68] Метод верификации в кремнии библиотек стандартных элементов / С. А. Ильин, Д. Ю. Копейкин, О. В. Ласточкин [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2020. - № 4. - С. 140145. - DOI 10.31114/2078-7707-2020-4-140-145

[69] Методика автоматизированной верификации и верификации в кремнии комплекта средств проектирования цифровых СБИС / С. А. Ильин, Д. Ю.

Копейкин, О. В. Ласточкин [и др.] // Наноиндустрия. - 2023. - Т. 16, № S9-1(119). - С. 249-252. - DOI 10.22184/1993-8578.2023.16.9s.249.252

[70] Коротких, С. А. Верификация в кремнии средств проектирования СБИС / С. А. Коротких, А. А. Новиков, С. А. Ильин // Международный форум "Микроэлектроника - 2020". Школа молодых учёных "Микроэлектроника - 2020. XIII Международная конференция "Кремний - 2020". XII Школа молодых учёных и специалистов по актуальным проблемам физики, материаловедения, технологии и диагностики кремния, нанометровых структур и приборов на его основе: Сборник тезисов, Ялта, 21-25 сентября 2020 года. - Москва: ООО "МАКС Пресс", 2020. - С. 240-242. - DOI 10.29003/m1612.Silicon-2020/240-242

[71] A. P. Singh, N. S. Panwar, On Silicon Timing Validation of Digital Logic Gates: A Study of Two Generic Methods, IEEE International Conference on Microelectronics, 2006, pp. 424-427

[72] Keshava, J., et al. Post-silicon Validation Challenges: How EDA and Academia 117 Help, IEEE Design Automation Conference, 2010, pp.3-7.

[73] Mitra, S., et al. Post-Silicon Validation Opportunities, Challenges and Recent Advances, IEEE Design Automation Conference, 2010, pp.12-17.

[74] M. De Carvalho et al. An Enhanced Strategy for Functional Stress Pattern Generation for System-on-Chip Reliability Characterization. IEEE Microprocessor Test and Verification Workshop (MTV), 2010, pp. 29-34.

[75] D. M. H. Walker, "The essential role of test in DFM", IEEE International Test Conference (ITC), 2004, panel 4.4.

[76] A. Adir, et al., "A unified methodology for pre-silicon verification and post-silicon validation" in Design, Automation & Test in Europe Conference & Exhibition (DATE), 2011, 2011, pp. 1-6.

[77] J. Xu, R. Kundu, and F. J. Ferguson, "A systematic DFT procedure for library cells," Proc. of IEEE VLSI Test Symposium (VTS), pp. 460-66, 1999

[78] S. Maggioni, A. Veggetti, A. Bogliolo, and L. Croce, "Random sampling for on-chip characterization of standard cell propagation delay," Proc. of Int'l Symposium on Quality Electronic Design (ISQED), pp. 41-45, 2003

[79] Отдельные аспекты анализа и оценки качества базовых технологий с проектными нормами 180 и 90 нм в условиях ограниченных ресурсов / В. Н. Панасюк, А. Н. Королева, П. В. Игнатов [и др.] // Электронная техника. Серия 3: Микроэлектроника. - 2022. - № 3(187). - С. 77-88. - DOI 10.7868/S2410993222030101

[80] Проблемы и задачи системы управления изменениями базовых технологий микроэлектроники / В. Н. Панасюк, А. Н. Королева, П. В. Игнатов, Д. С. Шипицин // Электронная техника. Серия 3: Микроэлектроника. - 2020. - № 2(178). - С. 2634. - DOI 10.7868/S2410993220020049

[81] Мурашова, Е. В. Верификация методик и ее отличие от валидации / Е. В. Мурашова // Контроль качества продукции. - 2020. - № 9. - С. 8-13.

[82] Насибуллин, К. М. Маршрут процесса верификации при проектировании современных технологических библиотек / К. М. Насибуллин, О. Р. Загидуллина, А. С. Надин // Наноиндустрия. - 2024. - Т. 17, № S10-2(128). - С. 793-796. - DOI 10.22184/1993-8578.2024.17.10s.793.796.

[83] Уроков, А. Д. Анализ методов верификации цифровых схем / А. Д. Уроков, И. Н. Чернов, В. И. Тимченко // Подготовка профессиональных кадров в магистратуре для цифровой экономики (ПКМ-2022): Сборник лучших докладов Всероссийской научно-технической и научно-методической конференции магистрантов и их руководителей, Санкт-Петербург, 06-08 декабря 2022 года / Сост. Н. Н. Иванов. -Санкт-Петербург: Санкт-Петербургский государственный университет телекоммуникаций им. проф. М. А. Бонч-Бруевича, 2023. - С. 168-172.

[84] P. Grigoryev, "Redhawk View Validation by Merging Different Sets of Cells for Logical Libraries with Different Technological Standards," 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), St. Petersburg and Moscow, Russia, 2020, pp. 1809-1813, doi: 10.1109/EIConRus49466.2020.9039021

[85] P. Grigoryev, "OA Verilog AMS Consistency Validation in logical Library with Different Technological Standards from 16 to 40 nm," 2021 IEEE Conference of Russian

Young Researchers in Electrical and Electronic Engineering (ElConRus), St. Petersburg, Moscow, Russia, 2021, pp. 1975-1978, doi: 10.1109/ElConRus51938.2021.9396687.

[86] M. Dharani, M. Bharathi, N. Padmaja and K. Praveena, "Design and Verification process of Combinational adder using UVM Methodology," 2023 International Conference on Advances in Electronics, Communication, Computing and Intelligent Information Systems (ICAECCIS), Bangalore, India, 2023, pp. 359-362, doi: 10.1109/IC24IS58353.2023.10170273.

[87] A. B. Chong et al., "Pre-silicon ASIC Library Validation," 2023 6th International Conference on Electronics Technology (ICET), Chengdu, China, 2023, pp. 442-448, doi: 10.1109/ICET58434.2023.10211972.

[88] Al-Frajat, Jaafar, Cost efficient standard cell library timing and power validation techniques, 2015

[89] Al-Frajat, Jaafar & Sidek, Roslina & Samsudin, Khairulmizam & Rokhani, F.Z. & Flayyih, Wameedh, Area efficient test circuit for library standard cell qualification, 2015

[90] L. T. Clark, et al., "Validation of and delay variation in total ionizing dose hardened standard cell libraries," in Circuits and Systems (ISCAS), 2011 IEEE International Symposium on, 2011, pp. 2051-2054.

[91] J. Yang-Scharlotta et al., "ASIC Flow for Space Radiation Tolerant Components on Commercial Process Technologies— Part 1 Library Validation" 2022 IEEE Aerospace Conference (AERO), Big Sky, MT, USA, 2022, pp. 1-10, doi: 10.1109/7053065.2022.9843660.

[92] R. P. Ribas, Y. Sun, A. I. Reis, and A. Ivanov, "Ring oscillators for functional and delay test of latches and flip-flops," Proc. of Symp. on Integrated Circuits and Systems Design (SBCCI), pp. 67-72, 2011

[93] R. P. Ribas, A. I. Reis, and A. Ivanov, "Performance and functional test of flip-flops using ring oscillator structure," in Proc. 2011 IEEE 6th International Design and Test Workshop, Dec. 2011, pp. 42-47.

[94] Кобыляцкий А. В., Сергеев Д. К. Методы верификации на кристалле задержек распространения стандартных элементов // Проблемы разработки перспективных

микро- и наноэлектронных систем. 2018. Выпуск 2. С. 72-78. doi:10.31114/2078-7707-2018-2-72-78

[95] H. H. Avelar, P. F. Butzen and R. P. Ribas, "Automatic circuit generation for sequential logic debug," 2015 IEEE International Conference on Electronics, Circuits, and Systems (ICECS), Cairo, Egypt, 2015, pp. 141-144

[96] Калашников, В. С. Оптимизация состава библиотек стандартных элементов / В. С. Калашников, М. Ю. Семенов // Проблемы разработки перспективных микро-и наноэлектронных систем (МЭС). - 2016. - № 2. - С. 217-224.

[97] R. P. Ribas, S. Bavaresco, M. Lubaszewski, and A. I. Reis, "Efficient test circuit to qualify logic cells," Proc. of IEEE Int'l Symp. on Circuits and Systems (ISCAS), pp.2733--36, 2009

[98] R. P. Ribas, S. Bavaresco, N. Schuch, V. Callegaro, M. Lubaszewski, and A. I. Reis, "Contributions to the evaluation of ensembles of combinational logic gates," Microelectronics Journal, vol. 42, no. 2, Feb. 2011, pp.371—81

[99] M. De Carvalho, M. Altieri, and L. Puricelli et al., "On-silicon validation of a benchmark generation methodology for effectively evaluating combinational cell library design," in Proc. 2016 17th Latin-American Test Symposium (LATS), April 2016, pp. 135-140

[100] M. Carvalho, L. Puricelli et al., Standard Cell Library Validation Methodology, vol. 8, 2016

[101] Ribas, R.P., Bavaresco, S., Lubaszewski, M., & Reis, A.I. On-Silicon Testbench to Validate Soft Logic Cell Libraries, 2008

[102] Katare Siddharth, Gautam Ajay, John Victor, Meti Rohini, Chitneedi Manoj. (2020). Chip Architecture for Silicon Char143erization of Foundry Kit Standard Cells. International Journal of Materials, Mechanics and Manuf143uring. 8. 143-147. 10.18178/ijmmm.2020.8.3.497.

[103] A. Kamath et al., "A Comprehensive Multi-Voltage Design Platform for SystemLevel Validation of Standard Cell Library," 2021 22nd International Symposium on Quality Electronic Design (ISQED), Santa Clara, CA, USA, 2021, pp. 285-291, doi: 10.1109/ISQED51717.2021.9424350.

[104] Верещагин, Н. К. Информация, кодирование и предсказание : монография / Н. К. Верещагин, Е. В. Щепин. — Москва : МЦНМО, 2012. — 236 с. — КВК 9785-94057-920-5. — Текст : электронный // Лань : электронно-библиотечная система.

— ЦКЬ: https://elanbook.com/book/71863 (дата обращения: 04.03.2024) (МЭС). - 2018. - № 1. - С. 57-62. - DOI 10.31114/2078-7707-2018-1-57-62.

[105] Сравнительный анализ параметров стандартных элементов на примере библиотек в базисе технологии КМОП 28 нм / С. А. Ильин, Д. Ю. Копейкин, О. В. Ласточкин, Д. С. Шипицин // Наноиндустрия. - 2020. - Т. 13, № S4(99). - С. 268271. - DOI 10.22184/1993-8578.2020.13.4s.268.271

[106] Конструкторско-технологическая платформа проектирования радиационно-стойких СБИС на базе отечественной технологии КМОП 90 нм на основе RHBD-методологии / С. А. Ильин, О. В. Ласточкин, А. С. Надин [и др.] // Наноиндустрия.

- 2019. - № S (89). - С. 254-257. - DOI 10.22184ZNanoRus.2019.12.89.254.257

[107] Конструкторско-технологическая платформа проектирования СБИС на базе отечественной технологии КНИ 90 нм / С. А. Ильин, С. К. Кочанов, О. В. Ласточкин [и др.] // Международный форум "Микроэлектроника-2017»: Сборник тезисов 3-ей Международной научной конференции, Алушта, Республика Крым, 02-07 октября 2017 года. - Алушта, Республика Крым: Рекламно-издательский центр "ТЕХНОСФЕРА", 2017. - С. 294-296

[108] Конструкторско-технологическая платформа проектирования СБИС на базе отечественной технологии КНИ 90 нм / С. А. Ильин, С. К. Кочанов, О. В. Ласточкин [и др.] // Наноиндустрия. - 2018. - № S (82). - С. 365-368. - DOI 10.22184/19938578.2018.82.365.368

[109] Конструкторско-технологическая платформа проектирования радиационно-стойких СБИС на базе отечественной технологии КМОП 90 нм на основе RHBD методологии / С. А. Ильин, О. В. Ласточкин, А. С. Надин [и др.] // Международный форум "Микроэлектроника-2018", 4-я Международная научная конференция "Электронная компонентная база и микро электронные модули»: Сборник тезисов, Алушта, 01-06 октября 2018 года. - Алушта: Рекламно-издательский центр "ТЕХНОСФЕРА", 2018. - С. 226-228

[110] Конструкторско-технологическая платформа проектирования СБИС на базе отечественной технологии КМОП КНИ 180 нм / С. А. Ильин, Д. Ю. Копейкин, О. В. Ласточкин [и др.] // Российский форум микроэлектроника 2023: Сборник тезисов 9-й Научной конференции, Москва, 09-14 октября 2023 года. - Москва: РИЦ "ТЕХНОСФЕРА", 2023. - С. 343-345

[111] Свидетельство о государственной регистрации базы данных № 2023622604 Российская Федерация. Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слоях первого металла и диффузии для К-канальных транзисторов (mkcmos090rhbdstdhdn) в базисе отечественной полупроводниковой технологии КМОП 90 нм (HCMOS10 LP 7М 2.5У): № 2023622250: заявл. 14.07.2023: опубл. 28.07.2023 / Д. С. Шипицин, О. В. Ласточкин, С. А. Ильин; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[112] Свидетельство о государственной регистрации топологии микросхемы № 2023630089 Российская Федерация. Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слоях первого металла и диффузии для К-канальных транзисторов в базисе отечественной полупроводниковой технологии КМОП 90 нм в составе специализированной интегральной схемы: №2 2023630094: заявл. 05.07.2023: опубл. 10.07.2023 / В. В. Зайцев, С. А. Ильин, С. А. Коротких [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[113] Свидетельство о государственной регистрации базы данных № 2023622558 Российская Федерация. Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слоях первого металла и диффузии для Р- и К-канальных транзисторов (mkcmos090rhbdstdhdm1) в базисе отечественной полупроводниковой технологии КМОП 90 нм (HCMOS10_LP_7М_2.5V): № 2023622249: заявл. 14.07.2023: опубл. 26.07.2023 / Д. С. Шипицин, О. В. Ласточкин, С. А. Ильин; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[114] Свидетельство о государственной регистрации топологии микросхемы №

2023630087 Российская Федерация. Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слоях первого металла и диффузии для Р- и ^канальных транзисторов в базисе отечественной полупроводниковой технологии КМОП 90 нм в составе специализированной интегральной схемы: № 2023630090: заявл. 05.07.2023: опубл. 10.07.2023 / В. В. Зайцев, С. А. Ильин, С. А. Коротких [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[115] Свидетельство о государственной регистрации базы данных № 2023622557 Российская Федерация. Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слоях первого металла и диффузии для Р- и ^канальных транзисторов с контактами к шинам земли и питания в слое второго металла (mkcmos090rhbdstdhdmc) в базисе отечественной полупроводниковой технологии КМОП 90 нм (HCMOS10_LP_7M_2.5V): № 2023622248: заявл. 14.07.2023: опубл. 26.07.2023 / Д. С. Шипицин, О. В. Ласточкин, С. А. Ильин; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[116] Свидетельство о государственной регистрации топологии микросхемы №

2023630088 Российская Федерация. «Библиотека стандартных элементов ядра высокой плотности с повышенной стойкостью к СВВФ с охранными кольцами в слое диффузии для Р- и ^канальных транзисторов с контактами к шинами земли и питания в слое второго металла в базисе отечественной полупроводниковой технологии КМОП 90 нм в составе специализированной интегральной схемы» : № 2023630095 : заявл. 05.07.2023: опубл. 10.07.2023 / В. В. Зайцев, С. А. Ильин, С. А. Коротких [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники»

[118] Разработка библиотеки логических и аналоговых элементов для отечественной технологии с проектной нормой 0,18-0,13 мкм [Текст]: отчёт о НИР / Научно-исследовательский институт молекулярной электроники и завод Микрон;

рук. Красников Г. Я.; исполн.: Семёнов М. Ю. [и др.]. - М., 2009. - 364 с. - № РС/07/251/НТБ/к. - Инв. № У 89767

[119] Разработка технологической платформы проектирования для СБИС повышенной стойкости на объёмном кремнии по отечественной КМОП технологии 0,18 мкм для космических и специализированных применений [Текст]: отчёт о НИР / Научно-исследовательский институт молекулярной электроники и завод Микрон; рук. Красников Г. Я.; исполн.: Семёнов М. Ю. [и др.]. - М., 2011. - 426 с. - № 10411.1006800.11.066. - Инв. № У 91538

[120] Кузьминова Т. Д., Хватов В. М., Железников Д. А. Формирование состава редуцированной библиотеки логических элементов для ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2021. - № 4. - С. 34-39. - DOI 10.31114/2078-7707-2021-4-34-39

[121] Кобыляцкий, А. В. Библиотеки элементов для проектирования радиационно-стойких СБИС типа "система-на-кристалле" / А. В. Кобыляцкий // Электронная техника. Серия 3: Микроэлектроника. - 2019. - № 1(173). - С. 32-37

[122] Зольников, В. К. Формирование библиотек типовых элементов и СФ блоков / В. К. Зольников // Моделирование систем и процессов. - 2011. - № 3. - С. 27-29

[123] Певцов, Е. Ф. Анализ и исследования базы библиотечных элементов, и средств САПР, применяемых при полузаказном проектировании интегральных схем / Е. Ф. Певцов, А. А. Шнякин // Фундаментальные проблемы радиоэлектронного приборостроения. - 2017. - Т. 17, № 3. - С. 836-839

[124] Разработка библиотек логических и аналоговых элементов для отечественной радиационно-стойкой КНИ технологии изготовления с проектными нормами до 0,18 мкм и на их основе технологии проектирования и конструктивно-технологических решений радиационно-стойких оперативных запоминающих устройств с повышенной стойкостью к тяжёлым заряженным частицам [Текст]: отчёт о НИР / Научно-исследовательский институт молекулярной электроники и завод Микрон; рук. Красников Г. Я.; исполн.: Семёнов М. Ю. [и др.]. - М., 2011. -371 с. - № 10411.1006800.11.039. - Инв. № У 91537

[125] M. S. Cardoso, G. H. Smaniotto, A. A. O. Bubolz, M. T. Moreira, L. S. da Rosa, and F. d. S. Marques, "Libra: An Automatic Design Methodology for CMOS Complex Gates," IEEE TCAS-II, vol. 65, no. 10, pp. 1345-1349, Oct. 2018.

[126] X. Xu, N. Shah, A. Evans, S. Sinha, B. Cline, and G. Yeric, "Standard Cell Library Design and Optimization Methodology for ASAP7 PDK," arXiv:1807.11396 [cs], Jul. 2018, arXiv: 1807.11396

[127] S. A. Ilyin, D. Y. Kopeikin, O. V. Lastochkin, A. A. Novikov and D. S. Shipitsyn, "Architecture of a Validation Block in Silicon for Libraries of Standard Elements Based on a Pipeline-Distribution Approach," 2023 IEEE XVI International Scientific and Technical Conference Annual Problems of Electronic Instrument Engineering (APEIE), Novosibirsk, Russian Federation, 2023, pp. 100-103, doi: 10.1109/APEIE59731.2023.10347671.

[128] K. Li, H. Fang, Z. Ma, F. Yu, B. Zhang and Q. Xing, "Area-Efficient Pipeline Architecture for Serial Real-Valued Fast Fourier Transform," in IEEE Translations on Very Large Scale Integration (VLSI) Systems, doi: 10.1109/TVLSI.2024.3496922.

[129] Kumar, Design and Implementation of AGU based FFT Pipeline Architecture. Journal of Physics: Conference Series. 10.1088/1742-6596/2089/1/012070.

[130] Быханова, Н. В. Поиск рациональной структуры тестового генератора для подсистем встроенного самотестирования цифровых схем / Н. В. Быханова, С. Г. Мосин // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2020. - № 1. - С. 89-94. - DOI 10.31114/2078-7707-2020-1-89-94.

[131] Создание тестовых шаблонов для верификации микросхем на функционально-логическом уровне / Т. В. Скворцова, Ю. А. Литвинова, Е. В. Грошева [и др.] // Информационная безопасность и защита персональных данных. Проблемы и пути их решения: сборник материалов и докладов XVI межрегиональная научно-практическая конференция, Брянск, 29 апреля 2024 года. - Брянск: Брянский государственный технический университет, 2024. - С. 248-251.

[132] Основные принципы проектирования и методика применения многоразрядных триггеров на примере технологии КМОП 28 нм / С. А. Ильин, Д.

Ю. Копейкин, О. В. Ласточкин, Д. С. Шипицин // Наноиндустрия. - 2023. - Т. 16, № S9-1(119). - С. 211-215. - DOI 10.22184/1993-8578.2023.16.9s.211.215

[133] Hyun, G. Allocation of Multibit Retention Flip-Flops for Power Gated Circuits: Algorithm-Design Unified Approach / G. Hyun, T. Kim // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2021. - Vol. 40, No. 5. -P. 892-903

[134] Оценка зависимости характеристик стандартных элементов от параметров топологического конструктива для технологии КМОП 28 нм / С. А. Ильин, Д. Ю. Копейкин, О. В. Ласточкин, Д. С. Шипицин // Наноиндустрия. - 2022. - Т. 15, № S8-1(113). - С. 258-261. - DOI 10.22184/1993-8578.2022.15.8s.258.261

[135] G. Anelli, et al., "Radiation tolerant VLSI circuits in standard deep submicron CMOS technologies for the LHC experiments: practical design affects," IEEE Trans. Nuc. Sci., vol. 46, no. 6, Dec. 1999, pp. 1690-1696

[136] Application of hardness-by-design methodology to radiation-tolerant ASIC technologies," IEEE Trans. Nuc. Sci., vol. 47, no. 6, Dec. 2000, pp. 2334-2341

[137] H. Barnash, "Total-ionizing dose effects in modern CMOS technologies," IEEE Trans. Nuc. Sci., vol. 53, no. 6, pp. 3103-3121, Dec. 2006

[138] F. Faccio, and G. Cervelli, "Radiation-induced edge effects in deep submicron CMOS transistors" IEEE Trans. Nuc. Sci., vol. 52, no. 6, pp. 2413-2420, Dec. 2005

[139] K. Kloukinas, F. Faccio, A. Marchioro and P. Moreira, "Development of a radiation tolerant 2.0V standard cell library using a commercial deep submicron CMOS technology for the LHC experiments," Proc. 4th Workshop on Electronics for LHC Experiments, 1998, pp. 574-580

[140] Методика моделирования уровня стойкости библиотеки стандартных элементов к воздействию тяжёлой заряженной частицы для технологии КНИ 0,25 мкм / И. Л. Дельцов, С. А. Морозов, М. Г. Чистяков, Ю. Н. Синепупова // Наноиндустрия. - 2017. - № S(74). - С. 378-388.

[141] Larre P., Dudit S. et al. From EBT to LVP, from 130 nm to 28 nm node, internal timing characterization evolution // Proceedings from the 38th International Symposium for Testing and Failure Analysis (ISTFA). 2012. pp. 232-238.

[142] Свидетельство о государственной регистрации программы для ЭВМ № 2024614103 Российская Федерация. Программа для автоматизированной генерации комплекта высокоуровневых, технологически независимых представлений специализированной тестовой структуры и файла входных воздействий для верификации библиотек стандартных элементов в кремнии: № 2024612340: заявл. 08.02.2024: опубл. 20.02.2024 / Д. С. Шипицин, О. В. Ласточкин, А. А. Новиков [и др.]; заявитель Акционерное общество «Научно-исследовательский институт молекулярной электроники».

[143] Кристиансен Т., Уолл Л., Орвант Дж., Программирование на Perl, 4-е издание.

- Пер. с англ. - СПб.: Символ-Плюс, 2014. - 1048 с., ил.

[144] Скиена С., Алгоритмы. Руководство по разработке. — 2-е изд.: Пер. с англ.

— СПб.: БХВ-Петербург, 2011. — 720 с.: ил.

[145] Algorithms and Data Structures in VLSI Design: OBDD - Foundations and Applications, Ch. Meinel.,Springer, 1998

[146] Информатика: учебник для студентов всех направлений и специальностей подготовки // [Электронный ресурс]. URL: http://optic.cs.nstu.ru/files/Lit/Informatica/info/chapter21.html (дата обращения: 04.03.2024).

ПРИЛОЖЕНИЕ 1. Акт внедрения от АО «НИИМЭ»

«Научно-исследовательский институт молекулярной электроники»

(АО «НИИМЭ»)

Акционерное общество

Россия, 124460, Москва, Зеленоград, улица Академика Валиева, д. б, стр.1 тел.: [phone] факс [phone], e-mail: niime(S>niime.ru, web: www.niime.ru

20 г.

УТВЕРЖДАЮ

Исх. №

результатов диссертации ильина с .а. на соискание учёной степени кандидата технических наук

акт вне;

Тема диссертации «Автоматизация проектирования тестовых структур для верификации библиотек стандартных элементов СБИС»

Настоящим актом подтверждается, что в АО «НИИМЭ» внедрены и используются в маршруте разработки библиотек стандартных цифровых элементов научные и практические результаты диссертационной работы Ильина С. А., в том числе модель, архитектура, методика и специализированное программное обеспечение автоматизированной генерации тестовых структур для верификации библиотек стандартных элементов СВИС в кремнии.

Предчоженные в диссертационной работе модель, архитектура, методика и специализированное программное обеспечение, разработанное па их основе применялись при верификации библиотек стандартных цифровых элементов по технологиям:

- КМОП 28 нм - верификация комплекта из пятнадцати библиотек:

- КМОП 90 нм (опция RHBD) - верификация комплекта из четырех библиотек:

- KMOI1 КНИ 180 нм - верификация одной библиотеки,

в рамках выполненных опытно-конструкторских работ. Работы были направлены на расширение номенклатуры доступных дизайн-центрам Российской Федерации комплектов средств проектирования, в состав которых входят библиотеки стандартных элементов.

Подтверждена применимость и высокая эффективность методики верификации библиотек стандартных элементов, в том числе в кремнии. Предложенные решения обеспечили верификацию библиотек в полном объеме для всех необходимых режимов и условий функционирования, включая СВВФ.

Директор по развитию

систем проектирования АО «НИИМЭ»,

к.ф.-м.н.

/ Шипицин Д.С. /

ПРИЛОЖЕНИЕ 2. Акт внедрения от ООО «Альфачип»

мшятт

АЦАаСНВГ

■::::: cinteq

124498, г. Москва, г. Зеленоград, Центральный проспект, корп. 438А Телефон: [phone] Эл. почта: [e-mail]

АКТ

о внедрении результатов кандидатской диссертационной работы Ильина Сергея Алексеевича «Автоматизация проектирования тестовых структур для верификации библиотек стандартных элементов СБИС»

г. Москва «Э» 0 ? 2025 г.

Настоящим актом подтверждается, что результаты диссертационной работы Ильина Сергея Алексеевича «Автоматизация проектирования тестовых структур для верификации библиотек стандартных элементов СБИС» выполненной в АО «Научно-исследовательский институт молекулярной электроники» и в институте Интегральной Электроники имени К. А. Валиева федерального государственного автономного образовательного учреждения высшего образования «Национальный исследовательский университет «Московский институт электронной техники» внедрены в проекты ООО «Альфачип», связанные с проектированием библиотек стандартных ячеек.

Были внедрены следующие результаты диссертационной работы:

- теоретико-множественная модель тестовой структуры для верификации библиотек стандартных элементов СБИС в кремнии;

- архитектура тестовой структуры на основе конвейерно-распределительного подхода;

- методика автоматизации проектирования высокоуровневого описания тестовой структуры для верификации с применением предложенных теоретико-множественной модели и архитектуры на основе конвейерно-распределительного подхода;

- программно-алгоритмическая реализация методики на основе автоматизированной генерации высокоуровневого описания тестовой структуры и файла входных воздействий в виде программного сценария на языке PERL.

Внедрение разработанной Ильиным С. А. методики позволило сформировать сквозной маршрут верификации библиотек стандартных элементов СБИС от оценки параметров тестовой структуры на системном уровне до измерений тестового кристалла. Это привело к тому, что была значительно

повышена полнота верификации библиотек стандартных элементов по сравнению с традиционными методами, а также существенно снижены временные затраты на разработку тестовой структуры.

Разработанные в рамках диссертационного исследования научно-технические решения представляют значительный интерес и могут быть применены для реализации и других актуальных задач ООО «Альфачип». Применение предлагаемых решений может создать ряд существенных конкурентных преимуществ, обеспечив снижение затрат на разработку тестовых кристаллов для верификации библиотек стандартных ячеек.

Благодаря выполненной работе было существенно оптимизировано время работы персонала, а также уменьшен объем затрачиваемых материальных средств на выполнение НИОКР.

Л

Генеральный дир ООО «Альфачип)

А. Л. Стемпковский