Методы и средства автоматизации тестопригодного проектирования смешанных интегральных схем тема диссертации и автореферата по ВАК РФ 05.13.12, доктор технических наук Мосин, Сергей Геннадьевич

• Мосин, Сергей Геннадьевич
• доктор технических наук
• 2013

Оглавление диссертации доктор технических наук Мосин, Сергей Геннадьевич

ВВЕДЕНИЕ.

ГЛАВА 1. СОСТОЯНИЕ В ОБЛАСТИ ИНТЕГРАЛЬНЫХ ТЕХНОЛОГИЙ, МЕТОДОВ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ И СРЕДСТВ САПР. ПОСТАНОВКА ЗАДАЧ ИССЛЕДОВАНИЙ.

1.1. Современные тенденции и технологии проектирования ИС.

1.2. Тестопригодное проектирование интегральных схем.

1.3. Маршруты тестопригодного проектирования в САПР ИС.

1.3.1. Маршрут тестопригодного проектирования ИС в САПР компании Mentor Graphics

1.3.2. Маршрут тестопригодного проектирования ИС в САПР компании Cadence.

1.3.3. Средства тестопригодного проектирования в САПР компании Synopsys

1.3.4. Сравнение возможностей тестопригодного проектирования ИС в коммерческих САПР

1.4. Цель и постановка задач исследований.

1.5. Выводы.

ГЛАВА 2. МЕТОДОЛОГИЯ ТЕСТОПРИГОДНОГО

ПРОЕКТИРОВАНИЯ СМЕШАННЫХ ИС.

2.1. Общие положения методологии тестопригодного проектирования смешанных интегральных схем.

2.2. Организация процесса моделирования.

2.2.1. Анализ чувствительности.

2.2.2. Моделирование неисправностей.

2.2.3. Анализ тестопригодности.

2.3. Процесс формирования тестов.

2.3.1. Выбор контролируемых параметров

2.3.2. Выбор тестовых узлов.

2.3.3. Выбор тестовых воздействий для аналоговой схемы.

2.3.4. Формирование тестовых наборов для цифровой схемы.

2.3.5. Построение справочника неисправностей.

2.3.6. Оценка покрываемое™ неисправностей.

2.4. Процесс формирования тестирующих подсхем.

2.5. Процесс принятия решения при выборе тестирующей структуры.

2.6. Реализация тестопригодного проектирования смешанных ИС.

2.5. Выводы.

ГЛАВА 3. МАТЕМАТИЧЕСКИЕ МОДЕЛИ И ПОДХОД

К ВЫБОРУ ТЕСТОВОЙ СТРАТЕГИИ И СТРУКТУРНЫХ

РЕШЕНИЙ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ.

3.1. Стоимостная модель оценки затрат на процесс производства ИС и критерии выбора оптимальной тестовой стратегии.

3.2. Стоимостная модель оценки затрат на организацию и проведение тестирования смешанных ИС и подход к выбору тестовой структуры.

3.2.1. Модель оценки стоимости тестирования смешанных ИС

3.2.2. Подход к выбору тестового решения для смешанных ИС.

3.2.3. Экспериментальные исследования.

3.3. Алгоритм оптимального размещения кристаллов ИС на пластине.

3.4. Выводы.

ГЛАВА 4. ВСТРОЕННОЕ САМОТЕСТИРОВАНИЕ АНАЛОГОВЫХ СХЕМ С РЕКОНФИГУРИРОВАНИЕМ В АВТОГЕНЕРАТОР.

4.1. Анализ устойчивости схемы.

4.2. Выбор подсхемы реконфигурирования в автогенератор.

4.3. Оценка длительности переходных процессов в схеме.

4.4. Расчет частоты автоколебаний при номинальных значениях параметров внутренних компонентов оригинальной схемы.

4.5. Оценка диапазона изменения частоты автоколебаний с учетом допусков на параметры внутренних компонентов оригинальной схемы.

4.6. Оценка покрытия неисправностей на моделях.

4.7. Измерение частоты самовозбуждения тестируемой схемы, анализ на попадание измеренной частоты в диапазон допустимых значений и принятие решения о работоспособности схемы.

4.8. Экспериментальные исследования.

4.9. Структурное решение OBISTj\№ смешанных ИС.

4.10. Выводы.

ГЛАВА 5. МЕТОДИКА РЕАЛИЗАЦИИ СПРАВОЧНИКА

НЕИСПРАВНОСТИ НА ОСНОВЕ ИСКУССТВЕННОЙ

НЕЙРОННОЙ СЕТИ.

5.1. Математические основы построения нейросетевого справочника неисправностей и выбора контролируемых параметров

5.2. Методика обучения нейронной сети.

5.3. Экспериментальные исследования.

5.4. Выводы.

ГЛАВА 6. БИБЛИОТЕКА СТРУКТУРНЫХ РЕШЕНИЙ

ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ ИНТЕГРАЛЬНЫХ

6.1. Структура и состав библиотеки.

6.2. Компоненты библиотеки для тестирования аналоговых подсхем.

6.2.1. Аналоговый мультиплексор.

6.2.2. Подсхемы тестирования OBIST.

6.3. Компоненты библиотеки для тестирования цифровых подсхем.

6.3.1. Цифровой мультиплексор MUX2:1.

6.3.2. Цифровой мультиплексор MUXnA.

6.3.3. Регистр с асинхронным сбросом и установкой.

6.3.4. Базовый LSSD-триггер.

6.3.5. Мультиплексируемый триггер

6.3.6. Мультиплексируемый триггер с асинхронным сбросом.

6.3.7. Ячейка цифрового граничного сканирования

IEEE 1149.

6.3.8. Автономный сдвиговый регистр с линейными обратными связями (.ALFSR)

6.3.9. Сдвиговый регистр с линейными обратными связями.

6.3.10. Мультиплексируемый сдвиговый регистр с линейными обратными связями

6.3.11. Многовходовый сдвиговый регистр с линейными обратными связями (MISR).

6.3.12. Внутрисхемный наблюдатель логических блоков

СBILBO).

6.4. Выводы.

ГЛАВА 7. ЭКСПЕРИМЕНТАЛЬНЫЕ РЕЗУЛЬТАТЫ

ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ СМЕШАННОЙ ИС

7.1. Описание двухканального аналого-цифрового кодека звуковых частот.

7.2. Тестопригодное проектирование аналоговой подсхемы.

7.3. Тестопригодное проектирование цифровой подсхемы.

7.4. Выводы.

Введение диссертации (часть автореферата) на тему «Методы и средства автоматизации тестопригодного проектирования смешанных интегральных схем»

В настоящее время электронная промышленность является наиболее динамично развивающейся отраслью. Во многом этому успеху способствует развитие интегральной технологии и решение многих проблем производственных процессов, а также использование развитых средств автоматизированного проектирования (САПР) микроэлектронной аппаратуры на этапе разработки проектных решений. Наибольший вклад в показатель роста микроэлектроники вносят проектирование и производство интегральных схем (ИС). При этом наметилась устойчивая тенденция к переходу от производства схем, реализующих стандартную логику, к заказным и полузаказным специализированным ИС {ASIC - Application Specific Integrated Circuit). Появление новых интегральных технологий стало определяющим фактором при разработке эффективной микроэлектронной аппаратуры (МЭА) для широкого спектра приложений в различных отраслях промышленности.

Одним из интенсивно развивающихся направлений в Л57С-технологии является проектирование и производство смешанных интегральных схем (MSIC - Mixed Signal Integrated Circuit), объединяющих на одном кристалле аналоговую и цифровую подсхемы [3], [13]. Динамика роста производства данного типа ИС составляет порядка 35% в год [88], [89]. Увеличение потребности в устройствах такого типа объясняется активным использованием механизмов цифровой обработки сигналов (ЦОС) во многих современных приложениях, таких как обработка аудио и видео данных, компьютерные и сетевые технологии, телекоммуникация, транспортная электроника и авиони-ка, биомедицинские приборы и др. Применение MSIC обусловлено необходимостью одновременной обработки аналоговых и цифровых сигналов в режиме реального времени для получения результатов высокого качества. При этом, используя смешанные схемы, удается избежать искажения сигналов на линиях соединения аналоговых и цифровых подсхем особенно при расширении частотных диапазонов работы электронных устройств.

Увеличение потребности в смешанных интегральных схемах привело к необходимости развития методов и средств проектирования устройств данного класса. Современный рынок программного обеспечения (ПО) предлагает множество систем автоматизированного проектирования (САПР), как правило, зарубежных, обеспечивающих сквозной цикл проектирования смешанных ИС [54-56]. Наиболее трудоемким и дорогостоящим этапом при реализации ИС является тестирование, которое позволяет обеспечить высокие требования по надежности и качеству функционирования проектируемых схем, установить соответствие выходных характеристик их спецификациям [2], [11], [69].

На тестовые мероприятия ИС приходится порядка 40-60 процентов от общего времени, требуемого на проектирование и реализацию устройства [88]. Это во многом связано с тем, что тестирование (верификация) проводится на каждом этапе процесса производства ИС, включая проверку кремниевых пластин, кристаллов и корпусированных устройств. При этом согласно «правилу десяти» стоимость обнаружения неисправного компонента в партии увеличивается десятикратно на каждом последующем уровне производственного цикла [89]. В смешанных ИС аналоговая подсхема занимает существенно меньшую площадь кристалла по сравнению с цифровой подсхемой. При этом следует отметить тенденцию снижения стоимостных затрат на тестирование цифровых подсхем и увеличения стоимости тестирования аналоговых подсхем.

Наиболее актуальным и широко исследуемым направлением современного автоматизированного проектирования ИС является получение и разработка методик, позволяющих еще в процессе проектирования устройства формировать для него сценарий тестовых мероприятий {DFT - Design for Testability) [128], [135]. Реализация данного подхода предусматривает использование внутри проекта тестирующих подсхем или, основываясь на результатах схемотехнического анализа, осуществление специального преобразования исходной схемы с целью повышения контролируемости ее параметров. Современные средства САПР (CADANCE, Mentor Graphics, Synopsis) широко применяют ТЖГ-подход для цифровых ИС, поскольку для данных схем существуют эффективные модели неисправностей, средства автоматизированного формирования тестов и анализа выходных откликов, решения организации и проведения внутрисхемного тестирования, стандарты граничного сканирования {1ЕЕЕ 1149.1, 1149.6 и др.) [85], [86].

В области программного обеспечения для тестирования аналоговых и смешанных ИС наблюдается недостаток средств. Это объясняется во многом отсутствием универсальных методик тестирования аналоговых схем, а также сложностью сопряжения методов тестирования цифровых подсхем с существующими методами тестирования аналоговых подсхем смешанных ИС [92].

Аналоговые схемы с функциональной точки зрения являются более чувствительными к возникновению в них неисправности, чем цифровые. Во многом это объясняется влиянием дефектов на внутренние параметры схемы. И если для цифровых ИС небольшие отклонения параметров внутренних компонентов часто не влияют на выходные характеристики в силу ограниченного числа уровней сигнала, то для аналоговых схем малые отклонения могут привести к существенным изменениям выходных параметров. На сегодняшний день широко используемым и хорошо себя зарекомендовавшим способом тестирования М57С являются методы функционального тестирования. При реализации подходов данного метода решаются следующие задачи:

- выбор типа тестовых воздействий;

- выбор контролируемых параметров и узлов;

- формирование компактных наборов тестовых воздействий;

- верификация выходных откликов схемы на выбранные тестовые последовательности;

- анализ результатов и принятие решения об исправности или неисправности тестируемого устройства.

Привлечение подхода тестопригодного проектирования на ранних этапах разработки устройств позволяет использовать в полном объеме функциональные особенности ИС при формирования для них тестовых решений, что крайне важно при разработке высоконадежных заказных аналоговых и смешанных интегральных схем. Включение тестирующих подсхем требует дополнительной площади кристалла и связано с определенными затратами. Однако тестирующие подсхемы позволяют обнаруживать неисправности и определять причины их появления на ранних стадиях процесса производства ИС, а также устранять их за счет внесения изменений в проект или технологический процесс, сокращая число итераций при прототипировании. Использование эффективного тестового решения позволяет при дополнительных затратах на его реализацию сократить общие затраты времени и средств на организацию и проведение тестирования производимых ИС.

Развитие средств автоматизации тестопригодного проектирования смешанных ИС, обеспечивающих в рамках сквозного маршрута проектирования выбор эффективных тестовых решений по критерию минимума стоимостных затрат и максимума покрываемости неисправностей, - актуальная проблема в области проектирования современных ИС.

Целью работы является совершенствование методов и средств автоматизации тестопригодного проектирования смешанных интегральных схем, представленных совокупностью моделей, подходов, алгоритмов и структурных решений.

Для достижения данной цели в работе ставятся и решаются следующие задачи, направленные на развитие математического, методического, информационного и программного обеспечения подсистемы тестопригодного проектирования САПР смешанных интегральных схем:

1. Анализ проблем тестопригодного проектирования смешанных ИС в системах автоматизированного проектирования.

2. Разработка методологии тестопригодного проектирования смешанных ИС, обеспечивающей формирование тестов и выбор тестовых механизмов одновременно для цифровой и аналоговой подсхем в рамках сквозного маршрута проектирования смешанной ИС.

3. Разработка подхода к выбору тестового решения для аналоговых и смешанных ИС, основанного на модели оценки стоимостных затрат на организацию и проведение тестирования.

4. Разработка моделей оценки стоимости тестирования и критериев выбора оптимальной тестовой стратегии и тестовой структуры для смешанных ИС.

5. Разработка методики автоматизированного проектирования тестирующих подсхем для встроенного самотестирования аналоговых подсхем, основанной на реконфигурировании в автогенератор.

6. Разработка методики реализации справочника неисправности на основе искусственной нейронной сети.

7. Разработка структурных решений внутрисхемного тестирования аналоговых и цифровых подсхем смешанной ИС.

Научная новизна работы. Новые научные результаты, полученные в работе, состоят в следующем:

1. Разработана методология автоматизации тестопригодного проектирования смешанных ИС, обеспечивающая формирование тестов и выбор тестовых механизмов одновременно для цифровой и аналоговой подсхем в рамках сквозного маршрута проектирования смешанной ИС.

2. Предложен подход к выбору тестового решения для аналоговых и смешанных ИС, основанный на модели оценки стоимостных затрат на организацию и проведение тестирования.

3. Разработана стоимостная модель оценки затрат на процесс производства ИС с выполнением тестирования на разных стадиях реализации - до корпусирования и/или после корпусирования ИС. Определен критерий выбора оптимальной тестовой стратегии при производстве ИС.

4. Разработана стоимостная модель оценки затрат на организацию и проведение тестирования смешанных ИС, учитывающая особенности применяемой интегральной технологии и специфику проектируемого устройства. Определены критерии выбора способа тестирования (внутрисхемное или внешнее) и тестирующей структуры для цифровой и аналоговой подсхем смешанной ИС.

5. Разработан алгоритм оптимального размещения кристаллов ИС на кремниевой пластине, обеспечивающий максимальное количество производимых элементов при максимальном удалении от запрещенной границы от кромки.

6. Реализована методика автоматизированного проектирования тестирующих подсхем для встроенного самотестирования аналоговых подсхем, основанная на реконфигурировании оригинальной схемы в автогенератор. Предложен механизм проведения внутрисхемного тестирования аналоговых подсхем совместно с цифровыми подсхемами смешанной ИС.

7. Разработана методика реализации справочника неисправностей для аналоговой и цифровой подсхем на основе искусственной нейронной сети для проведения функционального тестирования. Полученный справочник неисправностей обеспечивает решение комплексной задачи тестирования и диагностики неисправностей смешанной ИС.

8. Разработаны структурные решения внутрисхемного тестирования аналоговых и цифровых подсхем смешанной ИС, оформленные в виде библиотеки. Реализованы поведенческие, структурные и физические модели тестирующих компонентов и подсхем, обеспечивающие простоту и эффективность их включения в проект в рамках предложенной методологии тестопри-годного проектирования смешанных ИС.

Практическая ценность. Предлагаемая методология автоматизации те-стопригодного проектирования смешанных ИС согласована с маршрутом проектирования коммерческих САПР и может быть интегрирована в процесс разработки ИС без существенных расходов, обеспечивая сокращение временных и стоимостных затрат. Разработаны подсистемы САПР, реализующие предложенные модели и алгоритмы. Программные модули автоматизируют процесс принятия решения при выборе тестовой стратегии и тестирующих структур, а также принятия решения о размещении кристаллов ИС на полупроводниковой пластине, обеспечивая повышение числа производимых кристаллов на одной пластине. Реализована библиотека структурных решений тестопригодного проектирования, обладающая открытой архитектурой, что позволяет ее использовать по принципу многократного применения {Design Reuse) для различных проектов, в том числе стандартными средствами САПР.

Методы исследования. Для решения поставленных задач в диссертационной работе использованы методы теории САПР, системного анализа, теории электрических цепей и теории радиотехнических сигналов, методы математического моделирования схем, элементы теории функций комплексных переменных, теории чувствительности, методы линейной алгебры, элементы теории вероятностей и математической статистики, методы параллельных вычислений.

Достоверность результатов диссертационной работы обеспечена обоснованием основных теоретических положений, а также большим объемом численных экспериментов, выполненных с использованием средств САПР и разработанного специализированного программного обеспечения. Полученные результаты согласуются с современными научными представлениями и данными отечественных и зарубежных информационных источников, подтверждаются обсуждением в научных изданиях и выступлениях на научных конференциях, а также практическим использованием их при проектировании.

Реализация и внедрение результатов работы.

Работа по теме диссертации проводилась на кафедре ВТ ВлГУ в Центре микроэлектронного проектирования и обучения в рамках х/д НИР и г/б НИР, проекта 1ST2000-30193 (REASON) Европейской пятой рамочной программы FP5, проектов № 2973 и №9991 аналитической ведомственной целевой программы «Развитие научного потенциала высшей школы (2009-2010 годы)», проекта № 7.4151.2011 государственного задания Министерства образования и науки РФ. Полученные результаты исследований в виде методологии, методик, моделей, алгоритмов, структурных решений тестопригодного проектирования заказных смешанных ИС, программного обеспечения подсистемы САПР тестопригодного проектирования внедрены в в/ч 35533 (г. Москва), ЗАО «ИДМ-Плюс» (г. Зеленоград), ФКП «ГЛП «Радуга» (г. Радужный), ООО «РУСА-JIOKC» (г. Москва), а также в учебный процесс кафедры «Вычислительной техники» ВлГУ, что подтверждено соответствующими актами (Приложение Б).

Апробация работы. Основные положения и результаты работы докладывались и обсуждались на следующих семинарах и конференциях:

- Electronic Circuits and Systems Conference (ECS). Slovakia, Bratislava: 2001, 2005;

- Всероссийская научная конференция «Проектирование научных и инженерных приложений в среде MATLAB». Москва, ИПУ РАН: 2002, 2004;

- International Conference «Mixed Design of Integrated Circuits and Systems (MIXDES)». Poland: 1998, 2002, 2004, 2005, 2006;

- Международная научно-техническая конференция «Актуальные проблемы электронного приборостроения». Саратов, СГТУ: 2002, 2010;

- Biennial Conf. on Electronics and Microsystems Technology «Baltic Electronics Conference (ВЕС)». Estonia, Tallinn: 2002, 2004, 2010;

- Международная научно-техническая конференция "Новые методологии проектирования изделий микроэлектроники". Владимир: 2002, 2003, 2004;

- IEEE East-West Design and Test Symposium (EWDTS). Ukraine: 2003, 2005, 2011; Russia: 2006, 2009, 2010; Armenia: 2007;

- IEEE International Conference "The Experience of Designing and Application of CAD System in Microelectronics (CADSM)". Ukraine, Lviv: 2005, 2007, 2011;

- IEEE 10th European Test Symposium (ETS'05). Estonia, Tallinn: 2005;

- IEEE 18th International Conference on System Engineering (ICSEng'2005). USA, Las Vegas: 2005;

- International Conference "Electronics". Bulgaria, Sozopol: 2005, 2006;

- Конференция «Управление большими системами». Москва, ИПУ РАН: 2012.

На защиту выносятся:

1. Методология автоматизации тестопригодного проектирования смешанных ИС, обеспечивающая формирование тестов и выбор тестовых механизмов одновременно для цифровой и аналоговой подсхем.

2. Подход к выбору тестового решения для аналоговых и смешанных ИС, основанный на модели оценки стоимостных затрат на организацию и проведение тестирования.

3. Стоимостная модель оценки затрат на процесс производства ИС с выполнением тестирования на разных стадиях реализации - до корпусирова-ния и/или после корпусирования ИС.

4. Стоимостная модель оценки затрат на организацию и проведение тестирования смешанных ИС, используемая при выборе тестовой структуры для цифровой и аналоговой подсхем смешанной ИС.

5. Алгоритм оптимального размещения кристаллов ИС на кремниевой пластине.

6. Методика автоматизированного проектирования тестирующих подсхем для встроенного самотестирования аналоговых подсхем, основанная на реконфигурировании оригинальной схемы в автогенератор.

7. Методика реализации справочника неисправностей для аналоговой и цифровой подсхем на основе искусственной нейронной сети для проведения функционального тестирования.

8. Структурные решения внутрисхемного тестирования аналоговых и цифровых подсхем смешанной ИС, оформленные в виде библиотеки.

Результаты получены лично автором.

Публикации по работе.

Основные результаты работы опубликованы в двух монографиях, учебном пособии, 46 статьях в изданиях, рекомендованных ВАКом и в международных изданиях, входящих в систему цитирования Web of Science, Scopus и INSPEC.

На разработанные подсистемы САПР тестопригодного проектирования смешанных ИС получены 3 свидетельства о регистрации программ для ЭВМ.

Общее число публикаций по теме диссертации составляет 66.

Структура работы. Диссертация состоит из введения, семи глав и заключения. Основная часть диссертации изложена на 374 страницах машинописного текста. Диссертация содержит 187 рисунков и 45 таблиц. Библиография включает 147 наименований.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Мосин, Сергей Геннадьевич

7.4 ВЫВОДЫ

1. Представлены результаты экспериментального использования предложенной методологии тестопригодного проектирования смешанных интегральных схем.

2. Для схемы двухканального аналого-цифрового кодека звуковых частот можно отметить, что объем аналоговой подсхемы примерно в 7 раз меньше цифровой подсхемы. При этом количество возможных неисправностей аналоговой подсхемы с учетом допусков на параметры внутренних компонентов более чем в 7,5 раз больше по сравнению с количеством константных неисправностей цифровой подсхемы.

3. Затраты на реализацию тестирующих подсхем для аналоговой схемы в первую очередь связаны с необходимостью включения дополнительных контактных площадок для подачи входных тестовых воздействий и измерения выходных откликов. Для цифровой подсхемы возможно сократить количество внешних тестовых выводов за счет использования сканирующих путей и внутрисхемной генерации тестовых наборов.

4. Реализация дополнительных контактных площадок приводит к увеличению площади кристалла, при этом предоставляет возможность проведения комплексного тестирования и диагностики некорпусированного кристалла смешанной ИС. Не все тестирующие КП могут использованы на последующих стадиях тестирования, т.е. могут быть не подключены к внешним выводам корпуса ИС.

5. Предложенная методология реализует эффективную поддержку процесса тестопригодного проектирования, обеспечивая выбор оптимальных способов тестирования и тестирующих подсхем одновременно для аналоговой и цифровой подсхем смешанной ИС, уже на ранних стадиях разработки.

ЗАКЛЮЧЕНИЕ

Проведенное исследование в области проектирования, тестирования и диагностики смешанных интегральных схем показало необходимость разработки и развития теоретических основ, методов, подходов, алгоритмов и структурных решений, обеспечивающих автоматизации тестопригодного проектирования данного класса микроэлектронных изделий.

Рост сложности устройств и требований к надежности систем, построенных на основе интегральных технологий, приводит к необходимости разработки и реализации САПР, обеспечивающих одновременное проектирование самого устройства и тестов для проверки его работоспособности. Требования рынка также заставляют разработчиков современных средств тестирования искать эффективные подходы для реализации комплексного тестирования на всем жизненном цикле ИС, позволяющие снижать временные и стоимостные затраты на выполнение данной процедуры без снижения качества.

Смешанные ИС - это особый класс интегральных микросхем, сочетающих в себе аналоговую и цифровую подсхемы. В области цифрового тестирования в настоящее время имеется множество методов и средств, позволяющих обнаруживать все виды функциональных и структурных неисправностей. В области аналогового тестирования наблюдается отсутствие методов, сочетающих в себе эффективность функционального контроля и экономичность методов встроенного самотестирования. Одной из основных функций аналоговой подсхемы в смешанных ИС является фильтрация и усиление входных сигналов для их последующей цифровой обработки. Основными задачами, решенными в работе, явились: разработка методологии автоматизации тестопригодного проектирования смешанных ИС, математических моделей, обеспечивающих выбор оптимальных тестирующих подсхем для реализуемого проекта, библиотеки структурных решений тестопригодного проектирования для аналоговых и цифровых подсхем.

В диссертационной работе были получены следующие основные результаты, обеспечивающие комплексное решение проблемы автоматизации тестопригодного проектирования смешанных ИС:

1. Проведен анализ современных тенденций и технологий проектирования интегральных схем. Выполнено исследование состояния в области тестирования и диагностики ИС. Представлена статистика по применению подхода тестопригодного проектирования при разработке современных цифровых, аналоговых и смешанных ИС. Приведена классификация /ЖГ-решений. Показано, что методы внутрисхемного тестирования — эффективное решение для использования в сложных системах, требовательных к безопасности и надежности их функционирования. Рассмотрены маршруты тестопригодного проектирования ИС в ведущих САПР мировых лидеров. Проведено сравнение и анализ возможностей тестопригодного проектирования ИС в коммерческих САПР. Отмечено отсутствие в их составе средств автоматизации тестопригодного проектирования аналоговых и смешанных ИС.

2. Разработана методология тестопригодного проектирования смешанных ИС, позволяющая формализовать решение задачи выбора тестового решения. Реализация методологии ориентирована на использование подхода параллелизма с привлечением современных многоядерных и/или многопроцессорных вычислительных систем, что обеспечивает одновременное выполнение проектных процедур с использованием различных предлагаемых методов тестирования аналоговых и цифровых подсхем. В ходе системного анализа разработана и предложена функциональная модель тестопригодного проектирования смешанных ИС, основанная на четырех ключевых процессах: моделирование, формирование тестов, формирование тестирующих подсхем и принятие решения. Приведено описание математического аппарата для каждого из четырех процессов. Предложены способы моделирования неисправностей аналоговых и цифровых подсхем, способы выполнения анализа тестопригодности, подходы к выбору контролируемых параметров и тестовых узлов, методы выбора и формирования тестовых наборов для аналоговой и цифровой подсхем. Описан процесс принятия решения при выборе тестовой структуры. Предложены критерии выбора, основанные на значениях покрываемое™ неисправностей и стоимости на организацию и проведение тестирования. Описана структура разработанного программного обеспечения, реализующего предложенную методологию тестопригодного проектирования смешанных ИС в подсистеме САПР.

3. Разработана стоимостная модель оценки затрат на процесс производства ИС с выполнением тестирования на разных стадиях реализации - до корпусирования и/или после корпусирования ИС. Определен критерий выбора оптимальной тестовой стратегии при производстве ИС. Модель определяет связь между основными параметрами стадий производства ИС, а также степень их влияния на стоимость.

4. Разработана стоимостная модель оценки затрат на организацию и проведение тестирования смешанных ИС, учитывающая особенности применяемой интегральной технологии и специфику проектируемого устройства. Определены критерии выбора способа тестирования (внутрисхемное или внешнее) и тестирующей структуры для цифровой и аналоговой подсхем смешанной ИС. Стоимостная модель, представленная многопараметрической функцией, позволяет сравнивать различные тестовые решения друг с другом и выбирать для проектируемой схемы наиболее подходящий тестовый механизм с точки зрения минимизации стоимостных затрат. Предложенная стоимостная модель позволяет уже на ранних стадиях проектирования принимать решение о выборе способа тестирования разрабатываемой ИС - внешнее, не использующее тестирующих подсхем, и внутреннее, использующее встраиваемые в ИС тестирующие подсхемы. Предложен подход к выбору тестового решения, основанный на использовании стоимостной модели. Достоинство предлагаемого подхода - возможность сравнения стоимости рассматриваемых тестовых решений в условиях неопределенности значений отдельных параметров модели, что является распространенной ситуацией на ранних стадиях проектирования, и выбора наиболее оптимального тестового решения для проектируемой схемы.

5. Предложен и описан итерационный алгоритм, обеспечивающий поиск оптимального размещения кристаллов на восьми- или двенадцатидюймовой кремниевой пластине по критерию максимума числа производимых кристаллов на одной пластине (CPW - chips per wafer) и наибольшего удаления от запрещенной области от кромки. Использование предложенного алгоритма на этапе формирования масок фотошаблонов требует минимальных временных затрат, обеспечивая возможность повысить количество реализуемых на каждой кремниевой пластине кристаллов ИС, т.е. улучшает экономические показатели процесса производства ИС. Предложенный алгоритм реализован в виде пакета прикладных программ в среде математических расчетов MATLAB.

6. Предложена методика автоматизации тестопригодного проектирования аналоговых схем с использованием метода реконфигурирования оригинальной схемы в автогенератор (OBIST - Oscillation BIST). Определены условия применимости данного метода. Описаны правила выбора схемы реконфигурирования в автогенератор. Представлен способ оценки покрытия неисправностей на моделях. Приведены результаты экспериментальных исследований, подтверждающие высокую эффективность выявления катастрофических (до 100 %) и параметрических неисправностей (свыше 70 %). Предложено структурное решение внутрисхемной реализации тестирования для смешанных ИС. Предложены структурные и принципиальные схемы реализации тестирующей подсхемы. Данное решение позволяет использовать признак прохождения теста аналоговой подсхемы, представленный бинарным кодом, совместно с откликами цифровой подсхемы, обеспечивая комплексное тестирование смешанной ИС. Представлены результаты практического применения предложенного решения.

7. Разработана методика реализации справочника неисправностей с использованием аппарата искусственных нейронных сетей. Описаны математические основы и механизм формирования нейросетевого справочника неисправностей. В качестве контролируемых параметров предложено использовать коэффициенты вейвлет-преобразования (ВП) переходной характеристики схемы в тестовых узлах. Представлен способ выбора типа материнского вейвлета, обеспечивающего максимальную различимость между коэффициентами ВП выходных откликов исправной и неисправной схемы. Представле-на.методика обучения нейронной сети для реализации справочника неисправностей. Единожды обученная таким образом нейронная сеть может быть использована для выполнения диагностики аналоговых и смешанных схем, позволяя выявлять также те неисправности, выходные отклики схемы для которых не были использованы в процессе обучения. Приведены примеры использования нейросетевого справочника неисправностей (СН) для тестирования и диагностики неисправностей аналоговой подсхемы. Показана возможность применения предложенной методики для построения СН, включающего отклики аналоговой и цифровой подсхем, для смешанной схемы. Полученные в ходе экспериментальных исследований результаты показали высокую эффективность применения нейросетевого СН для тестирования и диагностики неисправностей, обеспечивая выявление свыше 99 % катастрофических неисправностей и свыше 75 % параметрических неисправностей.

8. Реализованы поведенческие, структурные и физические модели структурных решений внутрисхемного тестирования аналоговых и цифровых подсхем смешанной ИС, обеспечивающие простоту и эффективность их включения в проект в рамках предложенной методологии тестопригодного проектирования смешанных ИС. Разработана библиотека тестирующих компонентов и подсхем. Библиотека организована по иерархическому принципу с использованием древовидной структуры. Функционально выделены компоненты и тестирующие подсхемы, применяемые для аналоговых и цифровых подсхем. Библиотечные компоненты и тестирующие подсхемы описаны в виде многократно используемых ядер, что позволяет их применять не только в рамках предложенной в диссертационной работе методологии тестопригодного проектирования смешанных ИС, но и при проектировании ИС в коммерческих САПР. Открытая модульная архитектура библиотеки обеспечивает условия для ее расширения за счет включения дополнительных тестирующих подсхем.

- Полученные результаты обеспечивают совершенствование методического, математического, информационного и программного обеспечения подсистемы тестопригодного проектирования САПР смешанных ИС, позволяющую автоматизировать проектные процедуры выбора эффективной стратегии и способа тестирования аналоговой и цифровой подсхем смешанной ИС на этапе ее проектирования. Выбранные способ тестирования и соответствующие ему тестирующие подсхемы осуществляют эффективную проверку работоспособности схемы на разных этапах процесса производства ИС с минимальными затратами.

Методическое обеспечение подсистемы САПР представлено предложенной методологией тестопригодного проектирования смешанных ИС, методикой автоматизированного проектирования тестирующих подсхем для встроенного самотестирования аналоговых подсхем, основанной на реконфи-гурировании в автогенератор, методикой реализации справочника неисправностей на основе искусственной нейронной сети и др.

Математическое обеспечение в диссертационной работе представлено моделями выбора оптимальной тестовой стратегии и тестовой структуры для смешанных ИС, алгоритмом размещения кристаллов ИС на кремниевой пластине.

Информационной обеспечение представлено библиотекой структурных решений тестопригодного проектирования, совместимой для использования коммерческими САПР.

Программное обеспечение представлено разработанными программными модулями анализа тестопригодности, выбора тестовой стратегии, формирования тестовых наборов, оценки стоимостных затрат на организацию и проведение тестирования, и др.

АДИКМ

АНЭ

АРМ

АСхП

АТО

АЦП

БК

БМК

ВП ис

КЗ к-н КПТ ло

МПСх

МЭА

НКК

НС

ОДУ

ПЛИС по

САПР сн

ТТЛ ЦАП

СПИСОК ПРИНЯТЫХ СОКРАЩЕНИЙ

Адаптивная дифференциальная импульсно-кодовая модуляция;

Активный нелинейный элемент; Автоматизированное рабочее место; Автоматизация схемотехнического проектирования; Автоматизированное тестовое оборудование; Аналого-цифровой преобразователь; Библиотека компонентов; Базовые матричные кристаллы; Вейвлет преобразование; Интегральная схема; Короткое замыкание; Константная неисправность; Коэффициент передачи тестопригодности; Локальная оптимизация; Метод присоединенной схемы; Микроэлектронная аппаратура; Некорпусированные кристаллы; Нейронная сеть;

Обыкновенные дифференциальные уравнения; Программируемые логические ИС; Программное обеспечение; Система автоматизированного проектирования; Справочник неисправностей; Транзисторно-транзисторная логика; Цифро-аналоговый преобразователь;

ЦОС - Цифровая обработка сигналов;

ЧЗЦ - Частотно зависимая цепь;

ЭСЛ - Эмиттерно-связанная логика;

ALFSR — Autonomous LFSR, автономный сдвиговый регистр с линейными обратными связями;

ASIC - Application Specific Integrated Circuit, заказная ИС;

ATPG - Automatic Test Pattern Generation, автоматическая генерация тестовых шаблонов;

BDSL - Boundary Scan Description Language, язык описания логики граничного сканирования;

BILBO - Built-in Logic Block Observer, внутрисхемный наблюдатель логических блоков;

BIST - Built-in Self Test, встроенное самотестирование;

BSC - Boundary Scan Cell, цифровая граничная ячейка;

CPW - Chips per wafer, количество реализуемых на пластине кри-сталов;

CTF - Controllability transfer factor, коэффициент передачи управляемости устройства;

CY - Controllability, управляемость;

DFA — Deterministic Fault Analysis, детерминированный анализ неисправностей;

DFT - Design for Testability, тестопригодное проектирование;

DRC - Design Rule Checking, проверка правил проектирования; ff - Fault-free, исправное состояние;

FC - Fault coverage, покрываемость неисправностей;

IP-ядро - Intellectual Property, блоки для проектирования ИС;

Hard Cores - жесткие IP-ядра;

IEEE — Institute of Electrical and Electronics Engineers, институт инженеров по электротехнике и электронике;

LSFR - Linear Shift Feedback Register, сдвиговый регистр с линейными обратными связями;

LSSD - Level Sensitive Scan Design, проект сканирующей цепочки, чувствительной к уровню сигнала;

MISR — Multi-Inpit Shift Register, многовходовый сдвиговый регистр;

MSIC - Mixed Signal Integrated Circuit, смешанная ИС;

MUX - Мультиплексор;

NPDC - Non Propagated D-cube, ^распространяющийся D-куб;

OBIST - Oscillation BIST, генерирующее встроенное самотестирование;

OTF - Observability transfer factor, коэффициент передачи наблюдаемости;

OF - Observability, наблюдаемость;

PDC - Propagated D-cube, распространяющийся D-куб;

QA - Quality Assurance, гарантия качества;

SA - Signature Analysis, сигнатурный анализ;

SoC - System on Chip, система на кристалле;

Soft Cores - мягкие TP-ядра

SNR - Signal / noise ratio, отношение сигнал/шум;

TAP - Test access port, контроллер доступа теста;

TY - Testability, тестопригодность;

VHDL — Very high speed integrated circuits Hardware Description Language, язык описания аппаратуры интегральных схем;

Yield - процент выхода годных.

Список литературы диссертационного исследования доктор технических наук Мосин, Сергей Геннадьевич, 2013 год

1. Автоматизация схемотехнического проектирования: Учеб. Пособие для вузов / В.Н. Ильин, В.Т. Фролкин, А.И. Бутко и др.; Под ред. В.Н. Ильина. М.: Радио и связь, 1987. - 368 с.

2. Автоматизированный тестовый контроль производства БИС / С.С. Булгаков, Д.Б. Десятов, С.А. Еремин, В.В. Сысоев. М.: Радио и связь, 1992. -192 с.

3. Бэндлер, Д. У. Диагностика неисправностей в аналоговых цепях Текст. / Д.У. Бэндлер, А. Э. Салама // ТИИЭР, 1985, № 8, с.35-87

4. Влах, И. Машинные методы анализа и проектирования электронных схем Текст. / И Влах, К. Сингхал. М.: Радио и связь, 1988. - 560 с.

5. Гехер, К. Теория чувствительности и допусков электронных цепей. Будапешт, 1971. Пер. с англ. Под ред. Ю.Л. Хотунцева. М., Сов. радио, 1973, 200 е.: ил.

6. Гмурман, В. Е. Теория вероятностей и математическая статистика. Учеб. пособие для втузов. Изд. 5-е, перераб. и доп. М., Высшая школа, 1977. -479 с.

7. Гоноровский, И. С. Радиотехнические цепи и сигналы. Учебник для вузов. Изд. 3-е, перераб. и доп. М., Сов радио, 1977. 608 с.

8. ГОСТ 20911-89. Техническая диагностика. Основные термины и определения.

9. ГОСТ 26656-85. Техническая диагностика. Контролепригодность. Общие требования.

10. Готра, 3. Ю. Контроль качества и надежность микросхем Текст. /

11. З.Ю. Готра, И. М. Николаев. М.: Радио и связь, 1989. - 168 с.

12. Гуляев, В. А. Автоматизация наладки и диагностирования микроУВК Текст. / В. А. Гуляев, В. И. Кудряшов. М.: Энергоатомиздат, 1992. - 256 с. -ISBN 5-283-01526-2.

13. Калахан, Д. Машинные методы расчета электронных машин. Пер с англ. Под ред. С.И. Сирвидаса. М.: Мир, 1970. 344 е.: ил.

14. Киносита, К. Логическое проектирование СБИС Текст. / К. Киносита, К. Асада, О. Карацу. М. : Мир, 1988. - 309 с. - ISBN 5-03000393-3.

15. Колмогоров, А. Н. Представление непрерывных функций многих переменных суперпозицией функций одной переменной и сложением // ДАН, 1958, №5, с. 953 -956.

16. Ланцов, В. Н. Современные подходы к проектированию и тестированию интегральных микросхем : монография / В. Н. Ланцов, С. Г. Мосин; Вла-дим. гос. ун-т. Владимир : Изд-во Владим. гос. ун-та, 2010. - 285 с. - ISBN 978-5-9984-0120-6.

17. Мосин, С. Г. Подсистема САПР тестопригодного проектирования аналоговых схем // Изв. вузов. Электроника. 2002. - № 3. - С. 67 - 73. -ISSN - 1561-5405.

18. Мосин, С. Г. Маршрут проектирования цифровых ЗИС в САПР

19. Mentor Graphics Текст. / С. Г. Мосин, В. С. Кухарук, С. В. Федоров // Проектирование и технология электронных средств. 2006.- № 1. - С. 9—12. — ISSN 2071-9809.

20. Мосин, С. Г. Анализ методов тестопригодного проектирования аналоговых и смешанных ИС // Изв. вузов. Электроника. 2007. - № 1. - С. 59-64.-ISSN - 1561-5405.

21. Мосин, С. Г. Анализ методов встроенного самотестирования аналоговых и смешанных интегральных схем // Изв. вузов. Электроника. 2007. -№ 2. - С. 85 - 90. - ISSN - 1561-5405.

22. Мосин, С. Г. Структурные решения тестопригодного проектирования заказных интегральных схем // Информационные технологии. 2008. № 11.-С. 2 - 10. - ISSN - 1684-6400.

23. Мосин, С. Г. Современные тенденции и технологии проектирования интегральных схем // Информационные технологии. 2009. № 1.- С. 28 -33.-ISSN - 1684-6400.

24. Мосин, С. Г. Алгоритм размещения кристаллов интегральных схем на кремниевой пластине // Вестник Нижегородского университета им. Н.И. Лобачевского. Серия Математическое моделирование и оптимальное управление. 2010. № 1.-С. 190- 195.-ISSN- 1993-1778.

25. Мосин, С. Г. Модель выбора оптимальной тестовой стратегии и условий тестирования ИС в. процессе производства // Приборы и системы. Управление, контроль, диагностика. 2010. № 1. - С. 8 - 12. - ISSN - 2073-0004.

26. Мосин, С. Г. Маршрут тестопригодного проектирования электронных устройств в САПР компании Mentor Graphics // Программные продукты и системы. 2010. № 1. - С. 65 - 68. - ISSN - 0236-235Х.

27. Мосин, С. Г. Маршрут тестопригодного проектирования заказных интегральных схем // Проектирование и технология электронных средств. -2010. № 4. - С. 39-44. - ISSN 2071-9809.

28. Мосин, С. Г. Исследование модели выбора оптимальной тестовой стратегии для смешанных интегральных схем // Вестник компьютерных иинформационных технологий. 2011. № 6. - С. 24-28. - ISSN - 1810-7206.

29. Мосин, С. Г. Методика тестопригодного проектирования аналого-цифровых схем // Известия высших учебных заведений. Приборостроение. -2012. Т. 55. № 5. С. 19-23. - ISSN - 0021-3454.

30. Мосин, С. Г. Подход к выбору метода тестирования смешанных интегральных схем на основе стоимостной модели // Управление большими системами. Выпуск 41. М.: ИПУ РАН. 2013. - С. 344-356. - ISSN 1819-2440.

31. Мосин, С. Г. Тестирование аналоговых схем с использованием нейросетевого сигнатурного анализатора // Вестник информационных и компьютерных технологий. 2012. № 10.-С. 3-8.-ISSN - 1810-7206.

32. Мосин, С. Г. Структурное решение встроенного самотестирования аналоговых и смешанных ИС на основе реконфигурирования // Промышленные АСУ и контроллеры. -2013. № 3. С. 30-34. - ISSN - 1561-1531.

33. Мосин, С. Г. Подсистема расчета тестопригодности аналоговых схем. Свидетельство о государственной регистрации программы для ЭВМ № 2012610219 - М.: Роспатент, 2012.

34. Мосин, С. Г. Система схемотехнического проектирования аналоговых схем. Свидетельство о государственной регистрации программы для ЭВМ № 2012610220-М.: Роспатент, 2012.

35. Мосин, С. Г. Система выбора оптимальной тестовой стратегии и условий тестирования интегральных схем. Свидетельство о государственной регистрации программы для ЭВМ № 2012661333 - М.: Роспатент, 2012.

36. Мосин, С. Г. Развитие математического и программного обеспечения подсистемы тестирования для САПР аналоговых и смешанных интегральных схем Текст. : Диссертация на соискание ученой степени канд. техн. наук: 05.13.12. Владимир, 2000. - 157 с.

37. Мосин, С. Г. Подходы тестопригодного проектирования аналоговых интегральных схем // Радиоэлектроника и информатика. 2003. - №1. С. 49 -59.-ISSN 1563-0064.

38. Мосин, С. Г. Выбор метода тестирования смешанных интегральных схем на основе экономической модели // Вестник Костромского государственного университета им. H.A. Некрасова. 2008. Том 14. № 2. - С. 29 - 32.

39. Мосин, С. Г. Использование технологических библиотек в САПР компании Mentor Graphics при проектировании заказных ИС Текст. / С. Г. Мосин, В. С. Кухарук // Труды ВлГУ. 2006. - № 1. - С. 81-85. - ISBN 589368-709-4.

40. Мосин, С. Г. Разработка подсистем САПР РЭА в среде MATLAB // Проектирование научных и инженерных приложений в среде MATLAB: Тексты докладов Всероссийской научной конференции. Москва: ИПУ РАН, 2002.-С. 270-275.

41. Мосин, С. Г. Метод включающего выбора тестовых узлов в аналоговых схемах // Новые методологии проектирования изделий микроэлектроники: Материалы Международной научно-технической Web-конференции. -Владимир: ВлГУ, 2002. С. 55-58.

42. Мосин, С. Г. Тестопригодное проектирование электронных устройств // Новые методологии проектирования изделий микроэлектроники: Материалы 2-ой Международной научно-технической Web-конференции. -Владимир: ВлГУ, 2003. -С. 134-136.

43. Мосин, С. Г. Обучающая подсистема САПР тестопригодного проектирования аналоговых схем // Проектирование научных и инженерных приложений в среде MATLAB: Труды Всероссийской научной конференции. -Москва: ИПУ РАН, 2004. С. 245 - 261.

44. Мосин, С. Г. Нейросетевой сигнатурный анализатор откликов аналоговых схем //Электронная техника: Межвузовский сборник научных трудов / Под редакцией Д. В. Андреева. Ульяновск: УлГТУ, 2005, с. 81 88. - ISBN 589146-726-7.

45. Мосин, С. Г. Тестопригодное проектирование ИС и электронных устройств Текст. : учеб. пособие / С. Г. Мосин Владимир : Изд-во Владим. гос. ун-та, 2009. - 228 с. - ISBN 978-5-89368-927-3.

46. Неразрушающий контроль элементов и узлов радиоэлектронной аппаратуры. / Б.Е. Бердичевский, Л.Г. Дубицкий, Г.М. Сушинцев, А.П. Агеев; Под ред. Б.Е. Бердичевского. М.: Сов. радио, 1976. 296 с.

47. Открытые материалы сайта компании Synopsys/ Электронный ресурс: www.synopsys.com

48. Открытые материалы сайта компании Cadence/ Электронный ресурс: www.cadence.com

49. Открытые материалы сайта компании Mentor Graphics/ Электронный ресурс: www.mentor.com

50. Справочник по математике (для научных работников и инженеров). Г. Корн, Т. Корн. М.: Наука, 1978. - 832 е.: ил.

51. Хайкин, С. Нейронные сети: полный курс. М.: ИД «Вильяме», 2006,- 1104 с.

52. Чуа, JI. О. Машинный анализ электронных схем Текст. / JI. О. Чуа, Пен-Мин-Лин. -М.: Энергия, 1981. 638 с.

53. Яковлев, А. Н. Основы вейвлет-преобразования сигналов: Учебное пособие. М.: Сайнс-Пресс, 2003. - 80 с.

54. Arabi, К. Oscillation Built-in Self Test (OBIST) Scheme for Functional and Structural Testing of Analog and Mixed-Signal Integrated Circuits Text. / K. Arabi, B. Kaminska // In Proc. IEEE International Test Conference, 1997, pp. 786-795.

55. Arabi, K. Testing Analog and Mixed-Signal Integrated Circuits Using Oscillation-Test Method Text. / K. Arabi, B. Kaminska // IEEE Trans. Computer-Aided Design of Int. Circuits and Systems, vol. 16, No. 7, July 1997, pp. 745-753.

56. Assaf, M. H., Fathi M. Built-in Hardware for Analog Circuitry Testing Text. / M. H. Assaf, M. Fathi // Proc. IEEE Electronics, Robotics and Automotive Mechanics Conference, 2008, pp. 14 19.

57. Bandler, J. W. Fault Diagnosis of Analog Circuits Text. / J. W. Bandler, A. E. Salama // Proc of the IEEE, Vol. 73, No. 8, pp. 1279 1325, 1985.

58. Bennetts, R. G. Design of Testable Logic Circuits. Addison-Wesley, 1984. - ISBN 0-201-14403-4.

59. Chao, C.-Y. Optimal Testing of VLSI Analog Circuits Text. / C.-Y. Chao, H.-J. Lin, L. Milor //. IEEE Trans, on Computer-Aided Design of Integrated Circuits and Systems, vol. 16, No. 1, Jan. 1997, pp. 58-76

60. Chien, C.-F. An iterative cutting procedure for determining the optimal wafer exposure pattern Text. / C.-F. Chien, S. Hsu, C. Chen // IEEE Trans, on Semiconductor Manufacturing, 1999, Vol. 12, No. 3, pp. 375 377.

61. Chien, C.-F. A cutting algorithm for optimizing the wafer exposure pattern Text. / C.-F. Chien, S.-C. Hsu, J.-F. Deng // IEEE Trans, on Semiconductor Manufacturing. 2001. Vol. 14. No. 2.-pp. 157- 162.

62. Chinnery, D. Closing the Gap Between ASIC and Custom: an ASIC Perspective Text. / D. Chinnery, K. Keutzer //Proc. of the 37th Design Automation Conference (DAC'00), pp. 637 642, 2000.

63. Cunningham, J. The use and evaluation of yield models in integrated circuit manufacturing // IEEE Trans, on Semiconductor Manufacturing.- 1990. Vol. 3. No. 2.-pp. 60-71.

64. Demidenko, S. BIST Module for Mixed-Signal Circuits Text. / S. Demidenko, V. Piuri, V. Yarmolik, A. Shmidman // In Proc. Intern. Symposium on Defect and Fault Tolerance in VLSI Systems, 1998, pp. 349-54.

65. Devarayanadurn, G. Test Set Selection for Structural Faults in Analog IC's Text. / G. Devarayanadurn, M. Soma, P. Goteti, S.D. Huynh //IEEE Trans, on Computer-Aided Design of Integrated Circuits and Systems, vol. 18, No. 7, July1999, pp. 1026-1039

66. Doerre, G. W. The IBM ASIC/SoC methodology A Recipe for first-time success Text. / G. W. Doerre, D. E. Lackey // IBM Journal on Research and Development. - 2002. - No. 6. - Vol. 46. - P. 649-660. - ISSN: 0018-8646.

67. Eichelberer, E. A Logic Design Structure for LSI Testability Text. / E. Eichelberer, T. Williams // ACM/IEEE Design Automation Conf.: Conference Proceedings. 1977. - P. 462-468.

68. Ferris-Prabhu, A. V. An algebraic expression to count the number of chips on a wafer // IEEE Circuits Devices Magazine, 1989, Vol. 5, pp. 37 39.

69. Gartner Dataquest and EE Times-Asia 2004 Report. Design Trends and EDA Tools: Mainland China and Taiwan, 28 p. 2004.

70. Gartner Dataquest and EE Times-Asia 2006 Report. Design Trends and EDA Tools: Asia-Pacific, 18 p. 2006.

71. Hoffmann, C. A New Design Flow and Testability Measure for the Generation of a Structural Test and BIST for Analog and Mixed-Signal Circuits // Proc. Design, Automation and Test in Europe Conference, pp. 197 204, 2003.

72. Huang, K. Diagnosis of clustered faults and wafer testing Text. / K. Huang, V.K. Agarwal, K. Thulasiraman // IEEE Trans, on Computer Aided Design, vol. 17, No. 2, 1998, pp. 136-148.

73. Huyngh, S.D. Automatic Analog Test Signal Generation Using Multifre-quency Analysis Text. / S. D. Huyngh, S. Kim, M. Soma // IEEE Trans, on Circuit and Systems-II: Analog and Digital Signal Processing, Vol. 46, No. 5, pp. 565 -576, 1999.

74. IEEE Std 1149.1-1990, "Test Access Port and Boundary-Scan Architecture", IEEE, USA, 1995.

75. IEEE Std 1149.4-1999, "Standard for a Mixed Signal Test Bus", IEEE,1. USA, 2000.

76. Imai, Y. Shot map preparing method // Published patent application, 09027445, 1997.

77. The International Technology Roadmap for Semiconductors. Design // ITRS, 2011.-48 p.

78. The International Technology Roadmap for Semiconductors. Test and Test Equipment // ITRS, 2011. 62 p.

79. International Technology Roadmap for Semiconductors: Yield Enhancement. ITRS, 2011, 22 p.

80. Kaminska, B. Analog and Mixed-Signal Benchmark Circuits First Release Text. / B. Kaminska, K. Arabi, I. Bell, P. Goteti, J. Huertas, B. Kim, A Rueda, M. Soma // In Proc. of the International Test Conf., 1997.

81. Kao, W. Automatic Test Program Generation for mixed-signal ICs via Design to Test Link Text. / W. Kao, J.Q. Xia, T.Boydson // In Proc. IEEE International Test Conference, 1992, pp. 860-865.

82. Kiely, P. Reducing costs with wafer-level test and burn-in / P. Kiely // Solid State Technology. 2002. - Vol. 45, № 6. - P. 97.

83. Khaled, S. Frequency-based BIST for analog circuit testing Text. / S. Khaled, B. Kaminska, B. Courtois, M. Lubaszewski // In Proc. IEEE VLSI Test Symp., 1995, pp. 54-59.

84. Kim, V. ASIC Yield Estimation at Early Design Cycle Text. / V. Kim, M. Tegethoff, T. Chen // Proc. of IEEE International Test Conference (ITC'96), 1996, pp. 590 594.

85. Lechner, A. A Design for Testability Study on a High Performance Automatic Gain Control Circuit Text. / A. Lechner, A. Richardson, B. Hermes, M. Ohlets // In Proc. IEEE VLSI Test Symposium, Monterey, 1998, pp. 376-385.

86. Michel, P. The Synthesis Approach to Digital Systems Design Text. / P.Michel, U. Lauther, P. Duzy. Norwell : Kluwer Academic, 1992. - ISBN: 0792391993.

87. Milor, L. S. A Tutorial Introduction to Research on Analog and Mixed

88. Signal Circuit Testing // IEEE Trans on Circuits and Systems II: Analog and Digital Signal Processing, vol. 45, No 10, October 1998, pp.1389-1407.

89. Moore, G. E. What level of LSI is best for you? // Electronics. 1970. Vol. 43, February. - pp. 126 - 130.

90. Mosin, S. A New Opportunity of Using Sensitivity Function for Functional Testing Text. / S. Mosin, V. Lantsov // 2nd Electronic Circuits and Systems Conference (ECS'01) : Conference Proceedings. Slovakia : Bratislava, 2001.

91. Mosin, S. G. Educational purpose CAD tool for testing and diagnosis of analog circuits: fault simulation Text. // Proc. of East-West Design and Test Conference. Crimea, Ukraine, 2003. - P. 87 - 90.

92. Mosin, S. G. Introduction to analog circuits testing and diagnosis // Автоматизированные системы управления и приборы автоматики. Всеукраинский межведомственный научно-технический сборник. Выпуск 122, Харьков, 2003.-С. 104-119.

93. Mosin, S. G. The CAD Tool for Studying of Approaches to Analog Circuits Testing and Diagnosis // Вестник ТГУ. Приложение. 2004. - № 9 (I). -С. 168- 173.

94. Mosin, S. G. The Realization of Algorithmic Description on VHDL-AMS Text. / S. G. Mosin, M. A. Trofimov // Proceedings of International Conference TCSET'04 : Conference Proceedings. Slavsko, Ukraine, 2004. - P. 350-353. -ISBN 966-553-380-0.

95. Mosin, S. G. The Tool for Training in the Area of Analogue Circuits Test and Diagnosis // 11th Int. Conf. Mixed Design of Integrated Circuits and Systems : Conference Proceedings. Szczecin, Poland, 2004. - P. 511-516. - ISBN 83919289-7-7.

96. Mosin, S. G. Handbook of Testing Electronic Systems. Chapter 6: Analog Test and Diagnosis Text. Czech Technical University Publishing House, 2005, pp. 302-331.-ISBN 80-01-03318-X.

97. Mosin, S. G. Extraction of Essential Characteristics of Analog Circuits' Output Responses Required for Signature Analysis // Proc. of IEEE East-West Design and Test Workshop (EWDTW'2005). Odessa, Ukraine, 2005. - P. 269-270.

98. Mosin, S. G. A Neural Network-Based Functional Test Analyser for Analogue and Mixed-Signal Circuits // In Proc. of 6th Electronic Circuits and Systems Conference (ECS'05). Slovakia: Bratislava, 2005. - 4 p

99. Mosin, S. G. An Approach to Analogue Circuits Test Based on Application of Neural Network and Wavelet Decomposition // In Proc. of International Conference "Electronics'05", Sozopol, Bulgaria, 2005. 6 p.

100. Mosin, S. G. A Neural Network Approach to Functional Test of Analogue Circuits // Proc. of 12th Int. Conf. Mixed Design of Integrated Circuits and Systems

101. MIXDES'2005). Poland: Krakow, 2005. - P. 391 - 396.

102. Mosin, S. G. Transient Functional Test of Analogue Circuits Text. / S. G. Mosin // IEEE 10th European Test Symposium Informal Digest of Papers -ETS'05 : Symposium Proceedings. Estonia : Tallinn, 2005. - P. 39-44.

103. Mosin, S. Design Flow of Custom Integrated Circuits Using Mentor Graphics CAD Tools Text. / S. Mosin, V. Kuharuk // International Conference «Electronics'06»: Conference Proceedings. Sozopol, Bulgaria, 2006. - 6 p. -ISBN 954-438-565-7.

104. Mosin, S. G. Economics Modeling the DFT of Mixed-Signal Circuits // Proc. of IEEE East-West Design and Test Workshop (EWDTW'2006). Sochi, Russia, 2006. - P. 236 - 238. - ISBN 966-659-124-3.

105. Mosin, S. G. Selecting the Most Efficient DFT Techniques of Mixed-Signal Circuits Based on Economics Modeling // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2007). Yerevan, Armenia, 2007. - P. 158-161.

106. Mosin, S. G. The Model of Selecting Optimal Test Strategy and Conditions of ICs Testing During Manufacturing. Proc. of IEEE East-West Design and Test Symposium (EWDTS'2009). Moscow, Russia, 2009. - P. 54 - 58.

107. Mosin, S. A Technique of Optimal Built-in Self-Test Circuitries Generation Text. / S. Mosin, N. Chebykina // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2010). St.-Peterburg, Russia, 2010. - P. 145 - 148. — ISBN 978-1-4244-9555-9.

108. Mosin, S. Structural solution of reconfiguration based built-in self-test foranalog and mixed-signal IC // In Proc. of 12th Biennial Baltic Electronics Conference (BEC'2010). Tallinn, October, 2010, pp. 141 144. - ISBN 978-1-42447357-1.

109. Mosin, S. G. A Built-in Self-Test Circuitry Based on Reconfiguration for Analog and Mixed-Signal IC // Information Technology and Control. 2011. Vol. 40. No. 3. - P. 260 - 264. - ISSN 1392 - 124X.

110. Mourad, S. Principles of Testing Electronic Systems Text. / S. Mourad, Y. Zorian. John Wiley & Sons, Inc, 2000. - 420 p. - ISBN 0-471 -31931 -7.

111. Murphy, B. T. Cost-size optima of monolithic integrated circuits // Proc. IEEE.- 1964. Vol. 52. No. 12.-pp. 1537 1545.

112. Nagi, N. Signature analysis for analog and mixed-signal test response compaction Text. / N. Nagi, A. Chatterjee, H. Yoon, J. Abraham // IEEE Trans, on Computer-Aided Design of Integrated Circuits and Systems, Vol. 17, No. 6, 1998, pp. 540 546.

113. The National Technology Roadmap for Semiconductors. Test and test equipment // Semiconductor Industry Association, 2009. 53 p.

114. Pineda de Gyvez, J. IC defect sensitivity for footprint type spot defects Text. / J. Pineda de Gyvez // IEEE Trans, on Computer Aided Design. 1992. -Vol. 11. - P. 638-658. - ISSN: 0278-0070.

115. Pleskacz, W. A. Hierarchical Analysis of Short Defects between Metal Lines in CMOS IC Text. / W. A. Pleskacz, M. Jenihhin, J. Raik, M. Rakowski, R.

116. Ubar, W. Kuzmicz // 2008 11th EUROMICRO Conference on Digital System Design Architectures, Methods and Tools : Conference Proceedings. Parma, 2008. -P. 729-734. - ISBN: 978-0-7695-3277-6.

117. Roberts, G. Metrics, Techniques and Recent Developments in Mixed-Signal Testing // Proc. of IEEE/ACM Int. Conference on Computer-Aided Design, San Jose, Nov. 1996, pp. 514 521.

118. Roberts, G. W. Improving The Testability Of Mixed-Signal Integrated Circuits // In Proc. IEEE Custom Integrated Circuits Conference. Santa Clara, CA, May, 1997, pp. 214-221.

119. Rusu, S. Trends and Challenges in VLSI Technology Scaling Towards 100 nm. Intel Corp., 46 p. 2001.

120. Sachdev, M. Defect-Oriented Testing for Nano-Metric CMOS VLSI Circuits Text. : 2nd ed. / M. Sachdev, J. Pineda de Gyvez. Dordrecht, The Netherlands, 2007. - 328 p. - ISBN 0-387-46546-4.

121. Slamani, M. Analog Circuit Fault Diagnosis Based on Sensitivity Computation and Functional Testing Text. / M. Slamani, B. Kaminska // IEEE Design and Test of Computers, No. 3, pp. 30 39, 1992.

122. Stapper, C. H. Modeling of Integrated Circuit Defect Sensitivities Text. / C. H. Stapper // IBM J. Res. and Develop, 1983. Vol. 27. - No. 6. - P. 549-557.-ISSN: 0018-8646.

123. Toner, M. F. A BIST scheme for an SNR test of sigma-delta ADC Text. / M. F. Toner, G. W. Roberts // Proc. IEEE ITC, 1993, pp. 805 814.

124. Vlach, J. Computer Methods for Circuit Analysis and Design Text. / J. Vlach, K. Singhal. VNR Company, NY, 1983.

125. De Vries, D. K. Investigation of gross die per wafer formulas // IEEE Trans, on Semiconductor Manufacturing, 2005, Vol. 18, No. 1, pp. 136- 139.

126. Wang, L.-T. System-on-Chip Test Architecture: Nanometer Design for Testability Text. / L.-T. Wang, C.E. Stroud, N.A. Touba. Morgan Kaufman Publishers, Elsiver, 2008, 856 p.

127. Williams, T.W. Design for Testability A Survey Text. / T. W. Williams, K. P. Parker // Proceedings of the IEEE, Vol. 71, No. 12, 1983, pp. 98 - 112.

128. Yang, D. Built-in Self-Test for Automatic Analog Frequency Response Measurement Text. / D. Yang, F. Dai, C. Stroud // IEEE International Symposium on Circuits and Systems, 2005, pp. 2208 2211.

129. СПИСОК ИЛЛЮСТРАТИВНОГО МАТЕРИАЛА

130. Рисунок 1.1 Динамика изменения технологических норм изготовления ИС.21

131. Рисунок 1.2 Количество слоев металлизации, реализуемых в интегральныхтехнологиях.22

132. Рисунок 1.3 Динамика роста сложности проекта.23

133. Рисунок 1.4 Процентное соотношение сложности ASIC-проектов по годам.24

134. Рисунок 1.5-Процентное соотношение объемов реализации ASYC-проектовпо рабочей частоте.25

135. Рисунок 1.6 Процентное соотношение используемых технологическихпроцессов при проектировании ASIC.26

136. Рисунок 1.7- Процентное соотношение используемых ядер при проектировании ASIC.27

137. Рисунок 1.8- Динамика циклов перепроектирования для ASIC.29

138. Рисунок 1.9 Динамика сроков проектирования ASIC.30

139. Рисунок 1.10- Доля ИС, использующих DFT-решения.31

140. Рисунок 1.11- Этапы процесса производства и тестирования ИС.32

141. Рисунок 1.12 Подходы тестопригодного проектирования.38

142. Рисунок 1.13— Маршрут проектирования ИС.43

143. Рисунок 1.14- Маршрут тестопригодного проектирования ЗИС.45

144. Рисунок 1.15- Маршрут тестопригодного проектирования в САПР Mentor1. Graphics.47

145. Рисунок 1.16- Маршрут тестопригодного проектирования в САПР компании Cadence.53

146. Рисунок 1.17 — Состав средств синтеза в САПР компании Synopsys.56

147. Рисунок 1.18 Схема сканирования, реализуемая DFTMAX.58

148. Рисунок 1.19- Составные части подсистемы САПР тестопригодного проектирования смешанных ИС.65

149. Рисунок 2.1 Методология тестопригодного проектирования смешанных ИС.68

150. Рисунок 2.2 Функциональная модель процесса тестопригодного проектирования аналоговых подсхем смешанных ИС.69

151. Рисунок 2.3 Диаграмма функциональной декомпозиции первого уровня.70

152. Рисунок 2.4 Диаграмма функциональной декомпозиции процесса «Моделирование» .72

153. Рисунок 2.5 Классификация производственных дефектов ИС.75

154. Рисунок 2.6 Виды дефектов.76

155. Рисунок 2.7 Дефекты, обусловленные электромиграцией.77

156. Рисунок 2.8 Классификация неисправностей.78

157. Рисунок 2.9 Модели физических дефектов.81

158. Рисунок 2.10- Дефект литографического процесса на пластине кристалла ИС.82

159. Рисунок 2.11- Дефекты малого размера.83

160. Рисунок 2.12 Дефекты обрыва цепи.84

161. Рисунок 2.13 График зависимости площади критической области от размера дефекта.85

162. Рисунок 2.14 Дефекты короткого замыкания.86

163. Рисунок 2.15 Зависимость площади критической области от размерадефекта короткого замыкания (х! <х2< х3).87

164. Рисунок2.16-Функция распределения дефектов при различных значенияхкоэффициента п.88

165. Рисунок 2.17 Построение критической области для N проводящих путей.89

166. Рисунок2.18-Логические неисправности: константная единица (а), константный нуль (б).91

167. Рисунок2.19-Логические неисправности: перемычка (а), перемычка с обратной связью (б).92

168. Рисунок 2.20 Влияние перемычки на изменение поведения схемы.93

169. Рисунок2.21-Логический элемент ЪИЛИ-НЕ: условное обозначение (а),