Разработка методов и моделей для характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат технических наук Каграманян, Эмиль Рудольфович

• Каграманян, Эмиль Рудольфович
• кандидат технических наук
• 2009

Оглавление диссертации кандидат технических наук Каграманян, Эмиль Рудольфович

Введение.

Глава 1. Исследование методов анализа быстродействия цифровых СБИС с учетом вариаций и эффектов деградации.

1.1 Состояние проблемы анализа быстродействия сложно-функциональных блоков нанометровых КМОП СБИС.

1.2 Обзор существующих подходов к статическому анализу.

1.3 Анализ быстродействия с учетом деградации транзисторов во времени.

1.4 Цели и задачи работы.

1.5 Выводы.

Глава 2. Разработка логико-временной модели сложно-функционального блока

2.1 Особенности построения диаграмм двоичных решений для КМОП-схем.

2.2 Формирование графовой модели сложно-функционального блока.

2.3 Разработка алгоритма редуцирования графовой модели сложно-функционального блока.

2.4 Выводы.

Глава 3. Разработка метода характеризации чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов.

3.1 Исследование структуры библиотек стандартных цифровых вентилей.

3.2 Разработка методов адаптации результатов характеризации для статистического СВА.

3.3 Анализ чувствительности временных параметров библиотечных вентилей к изменениям параметров транзисторов.

3.4 Выводы.:.

Глава 4. Разработка алгоритма быстрого поиска тестовых наборов для характеризации сложно-функциональных блоков СБИС.

4.1 Формирование эквивалентной П-модели.

4.2 Анализ задержек.

4.3 Алгоритм быстрого поиска тестовых наборов для характеризации.

4.4 Примеры реализации алгоритма поиска критических тестовых наборов.

4.5 Выводы.

Глава 5. Практическая реализация и апробация методов характеризации сложно-функциональных блоков СБИС.

5.1 Реализация алгоритма поиска критических входных наборов.

5.2 Маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов.

5.3 Результаты численных экспериментов.

5.4 Выводы.

Введение диссертации (часть автореферата) на тему «Разработка методов и моделей для характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов»

Актуальность темы. В течение последних десяти лет темпы развития производства интегральных схем (ИС) стали стремительно опережать прогнозы, сделанные на заре развития микроэлектроники и выразившиеся в так называемом законе Мура [1-5]. Несмотря на некоторые пессимистичные прогнозы конца 90-х годов прошлого века [6], согласно которым дальнейшее масштабирование КМОП-технологии должно было стать невозможным при достижении размерами транзисторов предельного значения в 100 нм, ведущие фабрики-производители СБИС уже сегодня активно осваивают техпроцессы с размерами транзисторов 45 и 32 нм. Более того, согласно оценкам экспертов ITRS (International Technology Roadmap for Semiconductors), в ближайшие несколько лет наладится массовое производство кристаллов КМОП СБИС с проектной нормой 22 нм [7].

Параллельно с проблемой технологической реализации проектов нанометровых СБИС в последние годы усугубилась проблема обеспечения приемлемого параметрического выхода годных ИС. Причина этого заключается в следующем: при переходе на глубоко субмикронные и нанометровые технологии такие факторы, как вариации технологических и внешних параметров, оказывают все более существенное влияние на работоспособность СБИС [8-10]. Также на характеристики СБИС существенно возросло влияние эффектов деградации транзисторов во времени [11-17]. Причем если технологические вариации непосредственно ухудшают параметрический выход годных схем при производстве, то внешние вариации и эффекты старения могут существенно влиять на характеристики схемы уже в процессе ее срока службы.

Для того чтобы точнее прогнозировать реальное быстродействие будущего кристалла ИС и, тем самым, иметь возможность повысить процент выхода годных, необходимо на ранних стадиях проектирования учитывать влияние вариаций параметров и эффектов деградации на временные характеристики схемы.

Задача создания моделей и алгоритмов учета влияния указанных факторов всецело ложится на плечи разработчиков современных систем автоматизированного проектирования (САПР) СБИС. Непрерывное развитие таких методов и моделей периодически отражается в новых версиях соответствующих программ моделирования таких лидеров производства промышленных САПР СБИС, как Synopsys, Cadence, Mentor Graphics и некоторых других компаний [18-21]. Это несомненно свидетельствует об актуальности данной проблемы. Однако большинство существующих на сегодняшний день методов учета вариаций параметров элементов и эффектов деградации транзисторов во времени основаны на моделях, применимых либо только для схемотехнического уровня моделирования, либо также и для логического уровня, но лишь для небольших схем [18, 22]. Вследствие усложнения моделей элементов схем и роста числа учитываемых параметров в процессе моделирования, размерность задач, решаемых на стадии верификации современных СБИС, резко возросла. Это привело к снижению эффективности схемотехнического моделирования с точки зрения временных и машинных затрат. Данная проблема становится еще более актуальной при необходимости характеризации схемы: многократного моделирования на схемотехническом уровне с целью определения наихудших временных параметров. Количество циклов моделирования схемы при этом, в частности, экспоненциально зависит от числа ее входов. В случае характеризации стандартных библиотечных вентилей количество таких итераций может превысить сотню для одного вентиля (например, для КМОП-вентиля AOI333, который состоит из 18 транзисторов и имеет 9 входов и 1 выход). Намного сложнее задача обстоит в случае характеризации сложно-функциональных (СФ) блоков (например, умножителей-аккумуляторов, входящих в состав микропроцессоров), размеры которых обычно составляют от нескольких сотен до десятков тысяч транзисторов при нескольких десятках входов [235

28]. На схемотехническом уровне анализ быстродействия такого блока с целью характеризации может занять от нескольких суток до нескольких недель. В современных условиях желание быть конкурентно способным на рынке диктует необходимость сократить сроки, затрачиваемые на разработку и верификацию проектов СБИС. В таких условиях характеризация сложно-функциональных блоков СБИС полностью на схемотехническом уровне является непозволительной роскошью из-за затрачиваемых при этом временных и машинных ресурсов. Еще серьезнее эта проблема стоит в случае, когда нужно в процессе характеризации СФ-блока учитывать влияние вариаций различных параметров на характеристики схемы. Это приводит к существенному увеличению случаев/режимов, необходимых для моделирования. Решением данной проблемы может стать переход со схемотехнического на более высокий уровень абстракции - логико-временной. Это позволит существенно сократить сроки характеризации СФ-блоков СБИС и использовать схемотехнический анализ только на завершающей стадии характеризации для более детальной оценки временных характеристик. Из вышесказанного можно сделать вывод, что в целях ускорения процесса характеризации существует необходимость разработки методов и моделей для логико-временного анализа быстродействия сложно-функциональных блоков КМОП СБИС с учетом вариаций ключевых технологических, схемных и внешних параметров, а также основных эффектов деградации транзисторов во времени.

Цель работы и задачи исследования. Целью диссертационной работы является разработка методов и моделей для ускоренной характеризации сложно-функциональных блоков цифровых КМОП СБИС с учетом вариаций параметров транзисторов.

На основании исследования состояния проблемы для достижения поставленной цели в диссертационной работе решаются следующие задачи:

1. Разработка логико-временных моделей библиотечных элементов и сложно-функциональных блоков для существенного ускорения процесса характеризации по сравнению с существующим подходом, основанным на схемотехническом моделировании;

2. Разработка метода расчета чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов;

3. Разработка методов и алгоритмов логико-временного анализа для характеризации КМОП-схем с учетом вариаций параметров транзисторов;

4. Апробация предложенных методов с помощью численных экспериментов.

Методика проведения исследования разработанных моделей, методов и алгоритмов включает использование аппарата теории графов, теории электрических цепей и дискретной математики.

Научная новизна результатов, представленных в данной диссертационной работе, заключается в следующем:

1. Разработана логико-временная модель сложно-функционального блока СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет перехода со схемотехнического на логико-временной уровень анализа.

2. Разработан метод характеризации чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов, основанный на предложенных формульных выражениях коэффициентов чувствительностей, который позволяет на этапе логико-временного анализа учитывать влияние изменений параметров транзисторов.

3. Разработан алгоритм поиска критических входных тестовых наборов для решения задачи характеризации сложно-функциональных блоков цифровых СБИС. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь существенного сокращения времени характеризации схемы.

Практическая ценность работы.

Результаты работы могут найти применение при проектировании широкого класса КМОП СБИС на этапе характеризации библиотек стандартных цифровых вентилей и сложно-функциональных блоков. Разработанные методы и алгоритмы могут быть использованы в качестве дополнения к существующим маршрутам верификации цифровых КМОП СБИС для ускорения цикла проектирования.

Реализация и внедрение результатов работы.

Проведен цикл исследований с помощью численных экспериментов. На основе полученных результатов разработан и апробирован маршрут проектирования сложно-функциональных блоков цифровых КМОП СБИС с учетом вариаций параметров транзисторов. Разработанные методы и алгоритмы были внедрены в ОАО "Ангстрем-М" и ИППМ РАН, а также включены в учебный процесс МИЭТ в форме учебно-методического пособия для лабораторного практикума.

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

XIV Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика" Москва, Зеленоград, 2007;

I Всероссийская межвузовская научно-практическая конференция "Актуальные проблемы информатизации. Развитие информационной инфраструктуры, технологий и систем", Москва, Зеленоград, 2007;

XIII Международная открытая научная конференция "Современные проблемы информатизации в моделировании и социальных технологиях", Воронеж, 2008;

XIV Международная научно-техническая конференция студентов и аспирантов "Радиоэлектроника, электротехника и энергетика", Москва, 2008;

III Московско-Баварская студенческая школа MB-JASS, Москва, Зеленоград, 2008;

III Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем", Москва, 2008.

I Окружная научно-техническая конференция молодых ученых и специалистов "Радиоэлектроника, электротехника и энергетика", Москва, Зеленоград, 2009.

Публикации.

Основные результаты диссертационной работы опубликованы в виде двенадцати научных трудов, в числе которых три статьи в ведущих рецензируемых научных журналах, включенных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации в список изданий, рекомендуемых для опубликования основных научных результатов диссертации на соискание ученой степени кандидата наук.

Структура и объем работы.

Диссертационная работа состоит из введения, пяти глав, заключения и списка используемой литературы из 84 наименований. Основной текст занимает 121 страницу машинописного текста.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Каграманян, Эмиль Рудольфович

Основные выводы и результаты диссертационной работы:

1) Проведено исследование состояния проблемы анализа быстродействия КМОП-схем с учетом деградации транзисторов во времени. В результате NBTI-эффект выделен как доминирующий. Проанализированы механизмы влияния данного эффекта на характеристики быстродействия схемы.

2) Разработана логико-временная модель для стандартных библиотечных вентилей и сложно-функциональных блоков КМОП СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет предварительного анализа на логико-временном уровне с последующим переходом к схемотехническому моделированию для ограниченного подмножества тестовых наборов.

3) Предложен метод адаптации результатов характеризации библиотеки стандартных вентилей при подготовке входной информации для статистического СВА. Разработанный метод позволяет использовать выходные данные характеризации, хранящиеся в Liberty-формате, для расчета чувствительностей задержек вентилей к вариациям основных параметров транзисторов. Проведены численные эксперименты. Эффективность предложенных двух- и трехточечного методов расчета чувствительностей задержек подтверждена результатами сравнительного анализа с методом Монте-Карло.

4) Предложены аналитические соотношения для расчета чувствительностей задержек к вариациям параметров транзисторов. Проведен цикл численных экспериментов, подтвердивших достоверность предложенных эвристических оценок на логико-временном уровне с точки зрения точности при расчете чувствительностей.

5) Предложен алгоритм определения интервальных (минимального и максимального) значений задержки проводящего пути на основе разработанного метода определения минимальных и максимальных значений проводимостей и емкостей проводящих путей схемы.

6) Разработан алгоритм поиска критических входных наборов для характеризации сложно-функциональных блоков цифровых СБИС на основе метода ветвей и границ. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь существенного сокращения времени характеризации схемы.

7) Разработан маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов, который в отличие от существующих маршрутов характеризации включает этапы моделирования схемы как на схемотехническом, так и логико-временном уровне в целях достижения ускорения процесса характеризации.

8) Разработанные методы и алгоритмы опробованы на реальных сложно-функциональных блоках цифровых СБИС, разрабатываемых с использованием перспективных технологий. Результаты численных экспериментов позволяют сделать вывод о высокой эффективности предложенного подхода. Комплекс предложенных методов и алгоритмов позволяет ускорить процесс характеризации сложно-функциональных блоков СБИС в 75-100раз за счет сочетания схемотехнического и логико-временного уровней анализа быстродействия.

9) Разработанные методы и алгоритмы были внедрены в ОАО "Ангстрем-М" и ИППМ РАН, а также включены в учебный процесс МИЭТ в форме учебно-методического пособия для лабораторного практикума.

Заключение

Список литературы диссертационного исследования кандидат технических наук Каграманян, Эмиль Рудольфович, 2009 год

1. G. Е. Moore. Cramming More Components onto Integrated Circuits// Proc. of the IEEE, V.86. No. 1, 1998. -P. 82-85.

2. E. S. Meieran. 21st Century Semiconductor Manufacturing Capabilities// Intel Technology Journal, 1998. -P. 1-8.

3. G. E, Moore. No Exponential is Forever: But "Forever" Can Be Delayed!// Digest of Technical Papers of IEEE International Solid-State Circuits Conference, 2003. -P. 20-23.

4. R. R. Schaller. Moore's Law: Past, Present and Future// Spectrum, IEEE, V.34, 1997.-P. 52-59.

5. G. D. Hutcheson, J. D. Hutcheson. Technology and Economics in the Semiconductor Industry// Scientific American, 1996. -P. 54-62.

6. E. J. Nowak. Maintaining The Benefits of CMOS Scaling When Scaling Bogs Down// IBM Journal of Res. & Dev., V.46. No. 2-3, 2002. -P. 169180.

7. International Technology Roadmap for Semiconductors Cwww.public.itrs.net)

8. S.R. Nassif. Design for Variability in DSM Technologies// IEEE, 2000. -P 451-454.

9. S.R. Nassif. Delay Variability: Sources, Impacts and Trends// IEEE ISSCC, 2000. -P. 368-369.

10. S. Natarajan et al. Process Variations and their Impact on Circuit Operation// Proceedings of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 1998. -P. 73-81.

11. A. Goetzberger, H. E. Nigh. Surface Charge After Annealing of Al-Si02-Si Structures Under Bias// Proc. of the IEEE, V.54, 1966. -P. 1454-1454.

12. D. K. Schroder. Negative bias temperature instability: What do we understand?// Microelectronics Reliability, V.47, 2007. -P. 841-852.

13. H. Kufluoglu, M. A. Alam. A Generalized Reaction-Diffusion Model With Explicit H-H2 Dynamics for Negative-Bias Temperature-Instability (NBTI)

14. Degradation// IEEE Transactions on Electron Devices, V.54, No.5, 2007. -P. 1101-1107.

15. R. Vattikonda et al. A New Simulation Method for NBTI Analysis in SPICE Environment// Proc. of ISQED, 2007. -P.41-46.

16. S.V. Kumar et al. Impact of NBTI on SRAM Read Stability and Design for Reliability// Proc. of ISQED, 2006. -P.210-218.

17. K. Kang et al. Impact of Negative-Bias Temperature Instability in Nanoscale SRAM Array: Modeling and Analysis// IEEE Transactions on CAD of Integrated Circuits and Systems, V.26, 2007. -P. 1770-1781.

18. H. Abrishami et al. NBTI-Aware Flip-Flop Characterization and Design// Proceedings of ACM Great Lakes Symposium on VLSI, 2008. -P.29-34.

19. Электронный источник: www.synopsys.com

20. Электронный источник: www.cadence.com

21. Электронный источник: www.mentor.com

22. Электронный источник: www.magma-da.com

23. W. Wang et al. An Efficient Method to Identify Critical Gates under Circuit Aging// Proc. of the IEEE international conference on CAD, 2007. -P. 735740.

24. P. Manikandan et al. Asynchronous Design Methodology for an Efficient Implementation of Low power ALU// IEEE APCCAS, 2006. -P. 590-593.

25. G.A. Ruiz. Evaluation of Three 32-Bit CMOS Adders in DCVS Logic for Self-Timed Circuits// IEEE Journal of Solid-State Circuits V.33, No.4, 1998. -P. 604-613.

26. N. Itoh et al. A 32X24-bit Multiplier-Accumulator with Advanced Rectangular Styled Wallace-tree Structure// IEEE, 2005. -P. 73-76.

27. K. Raahemifar et al. Fast 32-Bit Digital Multiplier// Proceedings of the 1999 IEEE Canadian Conference on Electrical and Computer Engineering, 1999. -P. 503-506.

28. H. Parandeh-Afshar et al. A Novel Merged Multiplier-Accumulator Embedded in DSP Coprocessor// ISECS, 2006. -P. 119-122.

29. Self-timed Manchester Chain Carry Propagate Adder// Electronics Letters, V.32, No.8, 1996. -P. 708-710.

30. F.M. Schellenberg. Sub-Wavelength Lithography Using OPC// Semiconductor Fabtech, 9th Edition. -P. 205-209.

31. D. Boning, S. Nassif. Models of Process Variations in Device and Interconnect // Design of High-Performance Circuits, Ch.6. -P. 98-116.

32. A. A. Mutlu, M. Rahman. Statistical Methods for the Estimation of Process Variation Effects on Circuit Operation// IEEE Transactions on Electronics Packaging Manufacturing, V.28, No.4, 2005. -P. 364-375.

33. S. Nassif et al. High Performance CMOS Variability in the 65nmRegime and Beyond// IEEE International Electron Devices Meeting, 2007. -P. 569571.

34. Э.Р. Каграманян. О влиянии статистических вариаций различной природы на работу КМОП-схем // Сборник трудов под редакцией М.Г. Путри. М.: МИЭТ, 2007. -С. 61-65.

35. D. Blaauw et al. Statistical Timing Analysis: From Basic Principles to State of the Art// IEEE Transactions on CAD if Integrated Circuits and Systems, V.27, No.4, 2008. -P. 589-607.

36. L. Zhang. Statistical Timing Analysis for Digital Circuit Design// PhD Dissertation, 2005.

37. G. Yu et al. Statistical Static Timing Analysis Considering Process Variation Model Uncertainty// IEEE Transactions on CAD if Integrated Circuits and Systems, 2008. -P. 1880-1890.

38. T. Kirkpatrick and N. Clark, "PERT as an aid to logic design," IBM J. Res. Develop., vol. 10, no. 2, pp. 135-141, Mar. 1966.

39. C.E. Clark. The Greatest of A Finite Set of Random Variables// Operations Research, 1961.

40. H. Jyu, S. Malik, S. Devdas, and K. Keutzer. Statistical timing analysis of combinational logic circuits// IEEE Trans. Very Large Scale Integr.(VLSI) Syst., V.l, No.2, 1993.-P. 126-137.

41. R. Brashear, N. Menezes, C. Oh, L. Pillage, and M. Mercer. Predicting circuit performance using circuit-level statistical timing analysis// in Proc. of DATE, Mar. 1994. -P. 332-337.

42. L. Zhang. Block Based Statistical Timing Analysis with Extended Canonical Timing Model// IEEE ASP-DAC, 2005. -P. 250-253.

43. Y. Miura, Y. Matukura. Investigation of silicon-silicon dioxide interface using MOS structure// Jpn Journal Applied Physics, 1966. -P. 180.

44. D. K. Schroder, J. A. Babcock. Negative Bias Temperature Instability: Road To Cross in Deep Submicron Silicon Semiconductor Manufacturing// Journal of Applied Physics, V.94, No.l, 2003. -P. 1-18.

45. S.V. Kumar et al. An Analytical Model for Negative Bias Temperature Instability// Proceedings of the IEEE/ACM international conference on CAD, 2006. -P. 493-496.

46. V. Reddy et al. Impact of Negative Bias Temperature Instability on Product Parametric Drift// Proc. of ITC, 2004. -P. 148-155.

47. W. Wang et al. The Impact of NBTI on the Performance of Combinational and Sequential Circuits// Proc. of DAC, 2007. -P. 364-369.

48. R. Vattikonda et al. A New Simulation Method for NBTI Analysis in SPICE Environment// Proc. of ISQED, 2007. -P.41-46.

49. Z. Liu, B. W. McGaughy, J. Z. Ma. Design Tools for Reliability Analysis// Proc. of DAC, 2006. -P. 182-187.

50. R.E. Bryant. Symbolic Boolean Manipulation with Ordered Binary Decision Diagrams// ACM Computing Surveys (CSUR), V.24, 1992. -P. 293-318.

51. А.Л. Глебов, М.М. Гурарий, М.М. Жаров, Ю.Б. Егоров, С.Г. Русаков, A.JI. Стемпковский, C.JI. Ульянов. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования/ Отв. ред. A.JI. Стемпковский. -М.: Наука, 2003. -430 с.

52. A.JI. Стемпковский, С.В. Гаврилов, Э.Р. Каграманян. Методы логико-временного анализа заказных блоков СБИС // Известия ВУЗов. Электроника. 2008. - № 5. -С. 41-50.

53. R.E. Bryant. Boolean Analysis of MOS Circuits// IEEE Transactions on Computer-Aided Design of Integrated Circuits, 1987. -P. 634-649.

54. R.E. Bryant. Algorithmic Aspects of Symbolic Switch Network Analysis// IEEE Transactions on CAD, 1987.-P. 618-633.

55. R.E. Bryant. Graph-Based Algorithms for Boolean Function Manipulation// IEEE Trans, on Computers, 1986. -P. 677-691.

56. R. Kao. Piecewise Linear Models for Rsim// Proceedings of IEEE/ACM ICCAD, 1993.-P. 753-758.

57. R. Kao. Timing Analysis for Piecewise Linear Rsim// IEEE Transactions of CAD of Integrated Circuits and Systems, V.13, No. 12,1994. -P. 1498-1512.

58. B.N. Sheehan. TICER: Realizable Reduction of Extracted RC Circuits.// Digest of Technical Papers, IEEE/ACM Proceedings of ICCAD, 1999. P. 200-203.

59. J.F. Croix, D.F. Wong. A Fast And Accurate Technique To Optimize Characterization// Proceedings of Design Automation Conference, 1997. -P. 337-340.

60. F. Wang, S.-S. Chang. Scalable Polynomial Delay Model for Logic and Physical Synthesis// Proceedings of IEEE International Conference on Chip Design Automation, 2000. -P. 101-106.

61. Keller, К. H. Tarn, V. Kariat. Challenges in Gate Level Modeling for Delay and SI at 65nm and Below// Proceedings of ACM/IEEE Design Automation Conference, 2008. -P. 468-473.

62. R. Trihy. Addressing Library Creation Challenges from Recent Liberty Extensions// Proceedings of Design Automation Conference, 1997. -P. 474479.

63. M.A. Cirit. Libraries with Scalable Polynomial Delay Model Improve Modeling Accuracy// ISD Magazine, V.7, 2001. -P. 56-59.

64. W.T. Shiue, W. Wanalertlak. An Advanced Cell Polynomial-Base Modeling for Logic Synthesis// Proceedings of IEEE International SOC Conference, 2003. -P. 393-396.

65. CCS Timing: Technical White Paper// www.svnopsvs.com

66. A. Korshak, J.-C. Lee. An Effective Current Source Cell Model for VDSM Delay Calculation// Proceedings of the 2nd International Symposium on Quality Electronic Design, 2001. -P. 296-300.

67. Электронный источник: http://www.snug-universal.org/

68. C.B. Гаврилов, JI.C. Ходош, Э.Р. Каграманян. Тенденции развития моделей библиотечных • элементов для статического временного анализа цифровых СБИС // Информационные технологии. 2009. - № 3. -С. 20-24.

69. W.C. Elmore. The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers// IEEE Transactions, V.19, 1948. -P. 55-63.

70. Электронный источник: http://www.eas.asu.edu/~ptm

71. С.В. Гаврилов, О.Н. Гудкова, Э.Р. Каграманян. Методы логико-временного анализа цифровых СБИС с учетом эффектов деградации транзисторов // Известия ВУЗов. Электроника. 2008. - № 6. -С. 30-40.

72. Z. Qin, С.-К. Cheng. Realizable Parasitic Reduction Using Generalized Y-A Transformation// Proc. of DAC, 2003. P. 220-225.

73. A. Odabasioglu, M. Celik, L.T. Pillegi. PRIMA: Passive Reduced-order Interconnect Macromodeling Algorithm// IEEE Trans, on CAD, 1998. P. 645-654.

74. C.S. Amin, M.H. Chowdhury, Y.I. Ismail. Realizable RLCK Circuit Crunching//Proc. of DAC, 2003. P. 226-231.

75. L.T. Pillage, R.A. Rohrer. Asymptotic Waveform Evaluation for Timing Analysis// IEEE Trans, on CAD, Vol. 9, No. 4, 1990 P. 352-366.

76. R.K.J. Raghunath. A Compact Carry-save Multiplier Architecture and its Applications// Proceedings of Midwest Symposium on Circuits and Systems, V.2, 1997. -P. 794-797.

77. P. Asadi, K. Navi. A New Low Power 32*32-bit Multiplier// World Applied Sciences Journal 2 (4), 2007. -P. 341-347.

78. УТВЕРЖДАЮ" Ген. Директор ОАО «Ангстрем-М»1. Машевич П.Р.2009 г.

79. Эффективность предложенных в диссертационной работе алгоритмов и методов подтверждена практическим опытом проектирования реальных микросхем.

80. Заведующий Сектором методологии проектирования цифровыхинтегральных схем ИППМ РАН, к.т.н.1. УТВЕРЖДАЮ»

81. АКТ О ВНЕДРЕНИИ РЕЗУЛЬТАТОВ ДИСС1. ПРОЦЕСС