Синтез и реализация синтезаторов частот для беспроводных систем радиочастотной идентификации тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Ахметов, Денис Булатович

• Ахметов, Денис Булатович
• кандидат наук
• 2015

Оглавление диссертации кандидат наук Ахметов, Денис Булатович

Содержание

Введение

1 Текущее состояние проблемы, перспективы, задачи

1.1 Беспроводные системы связи ближнего действия

1.1.1 Беспроводные сенсорные сети

1.1.2 Системы радиочастотной идентификации

1.2 Основные типы передатчиков

1.2.1 Картезианские схемы передатчиков

1.2.2 Полярные схемы передатчиков

1.2.3 Схемы передатчиков на основе синтезатора частот

1.3 Основные типы синтезаторов частот и методы формирования

дробного коэффициента деления

1.3.1 Общие положения

1.3.2 Метод подавления импульсов

1.3.3 Фазовая интерполяция и случайная модуляция по Уитли

1.3.4 Метод модуляции на основе дельта-сигма модуляторов

1.4 Характеристики передатчиков и синтезаторов частот

1.5 Цель и задачи работы

2 Методика синтеза и моделирование синтезаторов частот

2.1 Общие положения

2.2 Построение модели синтезатора частот без учета шумов

2.3 Особенности построения моделей блоков синтезатора с учетом

шумов

2.4 Анализ паразитных спектральных составляющих

2.5 Методика расчета фильтра нижних частот

2.6 Методика синтеза схем синтезатора частот

2.6.1 Обобщенная методика расчета

2.6.2 Методика расчета цепи накачки

2.6.3 Методика расчета триггеров блока делителя частоты

2.7 Выводы

3 Разработка синтезатора частот

3.1 Основные требования к характеристикам блоков устройства

3.2 Анализ и разработка блоков синтезатора на схемном уровне

3.2.1 Блок фазового детектора

3.2.2 Блок цепи накачки

3.2.3 Генератор, управляемый напряжением

3.2.4 Блок делителя частоты

3.2.5 Дельта-сигма модулятор

3.3 Проведение моделирования

3.3.1 Функциональное моделирование в среде БипиПпк

3.3.2 Моделирование на схемном уровне

3.4 Выводы

4 Экспериментальное исследование разработанного синтезатора

частот

4.1 Топология кристалла микросхемы

4.2 Моделирование синтезатора на физическом уровне

4.3 Анализ влияния технологических допусков на характеристики синтезатора

4.4 Проведение измерений

4.4.1 Разработка тестовой платы

4.4.2 Методика измерений и описание измерительных установок

4.4.3 Измерение характеристик во временной области

4.4.4 Измерение характеристик в частотной области

4.5 Выводы

Заключение

Список литературы

Приложение А

Введение диссертации (часть автореферата) на тему «Синтез и реализация синтезаторов частот для беспроводных систем радиочастотной идентификации»

ВВЕДЕНИЕ

Актуальность темы диссертации

Уменьшение топологических норм при производстве интегральных микросхем на основе КМОП-технологии до 0,18 мкм и менее позволило увеличить частоту единичного усиления транзисторов по току до единиц и десятков гигагерц, уменьшить потребляемую мощность, повысить плотность компоновки транзисторов на подложке кристалла и, как следствие, уменьшить стоимость изделий. При этом достигается более высокая степень интеграции по сравнению с технологиями на основе кремниевых биполярных транзисторов и транзисторов на основе арсенида галлия (GaAs). В результате появилась возможность строить системы, включающие несколько десятков и сотен устройств, что позволило реализовать концепцию беспроводной сенсорной сети. Область применения таких систем обширна и включает: контроль производства, наблюдение за окружающей средой, отслеживание перемещений объектов, системы контроля доступа, контроль состояния здоровья пациентов, состояния промышленных и общественных зданий. Перечисленные направления в общем случае не требуют больших скоростей передачи данных и радиусов действия. Другой разновидностью беспроводных систем являются системы радиочастотной идентификации (RFID - англ. «radio frequency identification»), которые могут использоваться самостоятельно или интегрироваться в состав сенсорных сетей. В общем случае, система RFID состоит из двух основных частей: устройства считывания и радиочастотных меток. Устройство считывания включает антенну, приемо-передатчик, блок управления и предназначено для считывания, а также, в ряде случаев, записи информации на радиочастотные метки. Радиочастотная метка состоит из антенны и блоков, обеспечивающих прием, передачу, хранение и обработку исходных данных. Использование частот в области нескольких гигагерц позволило расширить радиус считывания данных меток до нескольких метров, понизить потребляемую мощность передатчика и исключить элементы питания из меток за счет построения систем, основывающихся на принципе радиолокации. Применение меток на поверхностных акустических волнах

увеличило диапазон рабочих температур до одной тысячи градусов Цельсия и более. При этом сами метки могут использоваться как чувствительные элементы для измерения температуры, давления, напряженности магнитного поля, силы тока.

Для формирования несущего колебания в приемо-передатчиках как сенсорных узлов, так и считывателей, используются синтезаторы частот, построенные на основе петли фазовой автоподстройки частоты (ФАПЧ). При этом петля ФАПЧ строится с использованием аналоговых и цифровых блоков, т.е. является устройством смешанного типа. По отношению частоты опорного сигнала к частоте несущего колебания различают синтезаторы с целочисленным коэффициентом деления и с дробным. Ширина полосы пропускания по уровню минус 3 дБ замкнутой петли ФАПЧ определяет характеристики устройства во временной и частотной областях. Так, увеличение полосы пропускания позволяет уменьшить уровень фазовых шумов и время перестройки по частоте. С другой стороны, полоса частот ограничена допустимым уровнем просачивания сигнала опорной частоты и других возможных помех на вход генератора, управляемого напряжением. Вместе с требованием к устойчивости системы, ввиду наличия обратной связи, ширина полосы обычно существенно меньше частоты опорного генератора. В синтезаторах с целочисленным коэффициентом деления ширина полосы ограничена шагом перестройки по частоте. В синтезаторах с дробным коэффициентом деления, напротив, частота опорного сигнала может существенно превышать шаг перестройки, что и определяет перспективность данного типа устройств.

Известную проблему представляет анализ и моделирование смешанного типа аналого-цифровых устройств, так как высокие рабочие частоты в аналоговых блоках требуют малого шага интегрирования, а цифровые блоки - больших времен моделирования. Стремление к упрощению структуры синтезаторов частот, с целью уменьшения потребляемой мощности и размеров микросхем, повышает требования к точности расчета, что существенно усложняет разработку устройств. Ввиду относительно большого количества компонентов моделирование на

схемном уровне требует больших временных затрат. При этом проведения моделирования с учетом фазовых шумов, как правило, невозможно в связи с ограниченными возможностями аппаратных ресурсов и применяемого математического аппарата.

Таким образом, на данный момент актуальными являются задачи разработки методик расчета синтезаторов частот с учетом заданных характеристик во временной и частотной областях; моделей, позволяющих учесть нелинейные свойства блоков синтезатора и нелинейные свойства петли ФАПЧ; методики расчета блоков, позволяющие уменьшить уровень нелинейных искажений. Решение перечисленных задач позволит повысить качественные характеристики синтезаторов частот, что дает возможность улучшить следующие основные параметры систем радиочастотной идентификации: вероятность верного определения кода (помехоустойчивость), время считывания. Цель работы

Целью работы является синтез и реализация синтезатора частот для беспроводных систем радиочастотной идентификации с учетом совокупных требований на длительность времени перестройки, уровень паразитных гармоник и фазовых шумов.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработать методику моделирования для оценки спектральной плотности средней мощности фазовых шумов на выходе синтезатора частот.

2. Разработать функциональную модель синтезаторов частот во временной и частотной областях с учетом задержек, несимметричности, динамических, статических и нелинейных характеристик основных блоков синтезатора частот.

3. Разработать методики расчета основных блоков синтезатора частот с учетом совокупных требований на длительность времени перестройки, уровень паразитных гармоник и фазовых шумов.

4. Разработать на схемном уровне и провести расчет всех устройств синтезатора частот с использованием разработанных методик, провести моделирование

синтезатора частот как на основе разработанной функциональной модели, так и на схемном уровне.

5. Разработать интегральную схему синтезатора частот, провести измерение основных характеристик и сравнить результаты теоретических расчетов, моделирования и эксперимента. Научная новизна

1. Предложена методика учета совокупных требований на длительность времени перестройки, уровень паразитных гармоник и фазовых шумов для синтезатора частот.

2. Предложено учитывать различие фронтов и различие спадов импульсов для оценки уровня паразитных гармоник в спектре выходного сигнала синтезатора.

3. Предложена методика расчета цепей накачки с учетом токов транзисторов, работающих в режиме слабой инверсии.

4. Предложена методика расчета высокочастотных делителей частоты по критерию «потребляемая мощность — максимальная рабочая частота». Практическая значимость работы

1. Разработаны модели фазовых шумов опорного генератора и генератора, управляемого напряжением, в которых используются только два блока фильтрации для формирования шумовых компонент, обратно пропорциональных нулевой, первой, второй и третьей степени частоты, что позволяет уменьшить затраты машинных ресурсов при моделировании синтезатора частот.

2. Разработана функциональная модель синтезатора частот, позволяющая проводить анализ характеристик во временной и частотной областях, причем результаты в частотной области отражают наличие в спектре выходного сигнала синтезатора паразитных гармоник, кратных частоте сравнения, и гармоник, вносимых дельта-сигма модулятором.

3. Разработана методика расчета цепей накачки, учитывающая токи транзисторов в режиме слабой инверсии, что позволяет уменьшить уровень паразитных гармоник, кратных частоте сравнения.

4. На основе разработанных методик и модели изготовлена интегральная схема синтезатора частот по КМОП-технологии с технологической нормой 0,18 мкм с диапазоном рабочих частот 2,40-2,48 ГГц, уровнем фазовых шумов не более минус 114дБн/Гц при отстройке на частоту 1 МГц и относительным уровнем паразитных гармоник не более минус 74 дБн.

Результаты диссертации были использованы при выполнении составной части опытно-конструкторской работы «Разработка базовых технологий создания микросхемы ВЧ тракта унифицированных микропроцессорных модулей-считывателей для идентификации транспортных средств и контроля доступа на объекты повышенной безопасности» по контракту с ОАО «Авангард» 2012-2014 гг.

Методология и методы исследования

При решении поставленных задач использовались методы анализа и синтеза систем автоматического управления, линейных электрических цепей, цифровых систем. Расчеты и моделирование проводились на ЭВМ с применением программ Matlab, Simulink и Cadence Virtuoso (для всех указанных пакетов программ университет имеет лицензионные соглашения). Положения, выносимые на защиту

1. Для формирования во временной области компоненты фликкерного шума генератора опорного сигнала и генератора, управляемого напряжением, необходимо пропустить «белый» шум через цифровой фильтр, амплитудно-частотная характеристика которого является аппроксимацией зависимости обратно пропорциональной корню квадратному от частоты с контролируемым количеством слагаемых в аппроксимирующем разложении, что позволяет повысить точность расчета при малых отстройках от несущей.

2. На уровень паразитных гармоник, кратных частоте сравнения, в спектре выходного сигнала синтезатора частот влияют разница длительностей фронтов и разница длительностей спадов импульсов тока накачки и тока разряда.

3. Частоты паразитных гармоник в спектре выходного сигнала синтезатора частот с использованием каскадного дельта-сигма модулятора до третьего порядка

включительно пропорциональны частоте опорного генератора и обратно пропорциональны 2А', где N - разрядность модулятора.

4. Для определения областей допустимых значений параметров основных блоков синтезатора частот необходимо провести оценку уровня шумов, нелинейных искажений и времени перестройки в символьном виде для последующего моделирования на функциональном и схемном уровне. Степень достоверности и апробация результатов

Достоверность результатов работы и обоснованность научных выводов подтверждается соответствием представленных аналитических расчетов и результатов моделирования синтезатора частот на функциональном и схемотехническом уровнях с данными экспериментальных измерений, проведенных, согласно общепринятым процедурам, на современном оборудовании. Основные результаты работы докладывались и обсуждались на следующих конференциях: международная межвузовская научно-практическая конференция «XXXVII неделя науки СПбГПУ» 2009, «XIII всероссийская научная конференции студентов-радиофизиков» 2009; XVI Всероссийская научно-методическая конференция «Фундаментальные исследования и инновации в национальных исследовательских университетах» 2012; IX международный научно-практический семинар «Проблемы современной аналоговой микросхемотехники» 2012; XIII научно-техническая конференция «Твердотельная электроника. Сложные функциональные блоки РЭА» 2014.

Структура и объем диссертации. Диссертация состоит из введения, четырех глав, заключения, списка литературы и приложения. Общий объем диссертационной работы вместе с приложением составляет 178 страниц, в том числе 163 страницы основного текста, 99 рисунков, 11 таблиц, список литературы из 94 наименований на 10 страницах и приложения на 5 страницах. Вклад автора в разработку проблемы. Основные научные положения, теоретические выводы, практические рекомендации, расчеты и моделирование в диссертации разработаны и выполнены автором самостоятельно.

1 Текущее состояние проблемы, перспективы, задачи 1.1 Беспроводные системы связи ближнего действия 1.1.1 Беспроводные сенсорные сети

Развитие КМОП технологии привело к бурному росту производства микроэлектронных устройств за счет увеличения диапазона рабочих частот и уменьшения технологических норм, себестоимости конечной продукции, габаритов изделий и потребляемой мощности. В результате появилась возможность строить системы, состоящие из нескольких десятков или сотен устройств, что позволило реализовать концепцию беспроводной сенсорной сети. Область применения таких систем включает: контроль производства, наблюдение за окружающей средой, отслеживание перемещений объектов, системы контроля доступа, контроль состояния здоровья пациентов, состояния промышленных и общественных зданий. Перечисленные области применений в общем случае не требуют больших скоростей передачи данных. В связи с этим был разработан стандарт IEEE 802.15.4 определяющий протокол и взаимодействие между устройствами посредством радиоканала в беспроводной персональной сети со скоростью передачи данных до 250 Кбит/с [1.1]. В отличие от беспроводных локальных сетей беспроводные персональные сети требуют наличия минимальной инфраструктуры сети или допускают ее отсутствие и позволяют реализовать беспроводные сенсорные сети [1.2]. Радиус действия между двумя элементами сети обычно не превышает десяти метров. Поясним на основе рисунка 1.1 топологию сети. Основным компонентом сети является устройство. Устройство может иметь ограниченную функциональность или полную. Первый тип устройств позволяет ретранслировать сообщения от других устройств сети и, как следствие, может выполнять функции координатора всей сети, координатора подсети или работать как простое устройство. Устройства с ограниченной функциональностью не могут выполнять функции координатора сети и могут обращаться только к полнофункциональным устройствам. В состав сети должно входить как минимум одно полнофункциональное устройство, работающее как координатор всей сети. Согласно рисунку координатор всей сети входит в состав

подсети 1. Координаторы 1 и 2 синхронизируют работу устройств, входящих в состав подсети 2 и 3 соответственно. Устройства 11 и 4 выполняют функции ретранслятора для обмена сообщениями между подсетями. Направления передачи данных показаны стрелками. Координатор всей сети может направлять данные сети на пункт централизованного наблюдения, либо в другие сети, например, персональный компьютер, сотовый телефон и т.д.

О

Устройство 1 ф

Устромс гао 2 /

О

Координатор -/

ЙССЙ CCU!

Подсеть !

О \

Устройство 3 I

' Коордакагор I

t ^ О

о

УсгрЫкхш У

УСТ|МЙСГ80 6

Подсыпь 2

' Коо^шаатр 2

• X

: / О

Q Устройство 9 / MbepctHctno i I ^

О

^стромспм 10 /

Подсеть 3

к »

Сеясориос пане

# ¥

© - Устройство с ограниченной функциональностью О - Устройство с полной функциональностью

Рисунок 1.1— Общая структура сенсорной сети Область пространства, в пределах которого расположены устройства, называется сенсорным полем. Из-за наличия множества устройств и специфики применения, топология сети может быть очень сложной, например, древообразная или ячеистая. Задача обеспечения взаимодействия между устройствами и конечным пользователем разбивается на несколько подзадач, образующих многоуровневую структуру, называемую стеком протоколов (англ. protocol stack) и построенную на основе семиуровневой модели взаимодействия открытых систем (OSI) [1.3]. Стандарт определяет только подуровень контроля доступа к среде и физический уровень (см. рисунок 1.2). Физический уровень (ФУ) отвечает за управление приемо-передатчиком, измерение уровня мощности принимаемых сигналов в рабочей полосе частот, оценку качества связи, выбор частоты несущего колебания, непосредственную передачу и прием пакетов данных и т.д. Подуровень контроля доступа к среде (ПКДС) отвечает за обмен данными между устройствами на основе синхронизирующих пакетов данных, контроль

передаваемых пакетов данных, формирование запросов на посылку пакета данных и т.д. Обмен данными между устройствами сети основан на пакетной передаче данных. Структура и содержимое каждого пакета данных определяется его назначением, пакет данных называется кадром (англ. frame). Используется четыре типа кадров: кадр синхронизации, кадр данных, кадр подтверждения и кадр команды ПКДС. В качестве примера рассмотрим процесс передачи данных от устройства сети координатору, проиллюстрированному на рисунке 1.2. Предположим, что в сети используются кадры синхронизации, тогда устройство сети ожидает передачу кадра синхронизации от координатора. При поступлении кадра устройство выбирает подходящий временной слот для начала передачи данных на основе процедуры CSMA-CA с синхронизацией к границам слотов. По окончанию приема данных координатор может передать кадр подтверждения. Если кадры синхронизации не используются в сети, устройство передает данные координатору на основе процедуры CSMA-CA без синхронизации к границам слотов. Более детально процедура CSMA-CA описана в [1.1]. Структура кадра представлена на рисунке 1.3. Отметим, что в стандарте принят восьми разрядный код представления данных, т.е. каждые восемь битов данных группируются и называются октетами. Заголовок синхронизации состоит из пяти октетов (далее, будет показано, что длительность заголовка синхронизации составляет 160 мкс) и включает преамбулу и последовательность завершения синхронизации. Преамбула используется для синхронизации приемо-передатчика с потоком данных. Последовательность завершения синхронизации определяет начало пакета данных. Длина основных данных ФУ в октетах указывается в заголовке ФУ. Отметим, что размер основных данных ФУ не должен превышать 127 октетов. Стандарт предусматривает несколько диапазонов рабочих частот. Однако только диапазон 2400-2483,5 МГц не подлежит обязательному лицензированию. Диапазон разбит на шестнадцать поддиапазонов. Центральная частота несущего колебания в каждом поддиапазоне определяется на основе следующего выражения:

/с= 2405+ (£-11)5 МГц, (1.1)

к = 11,12,...,26. Нумерация сохранена в соответствии с [1.1]. Скорость передачи данных и длительность каждого бита составляют

Rd = 250 Кб/с, Td =1/250 Кб/с = 4 мкс соответственно. Четырем младшим битам (Ь0-Ь3) октета сопоставляется один символ, четырем старшим битам (bA -Ь7) октета - другой символ.

Координатор Устройство сети

Кадр синхронизации

Кадр данных

Кадр подтверждения (опционально)

Рисунок 1.2- Процесс передачи данных от устройства сети координатору Скорость передачи и длительность каждого символа составляют

Л =250/4 Кб/с =62.5 Ксим/с, Т =1/Я =16 мкс

соответственно. Каждому символу сопоставляется 32-разрядная псевдо случайная последовательность - с0, сх,..., с31.

Октеты

4 1 1 до 127

Преамбула Завершение синхронизации Длина кадра (7 битов) Зарезервировано (1 бит) Зависит от типа передаваемых данных

Заголовок синхронизации Заголовок ФУ Основные данные ФУ

Рисунок 1.3- Структура кадра на физическом уровне Каждый разряд последовательности называется чипом. Скорость передачи и длительность каждого чипа составляют

Яс)1 =62.5-32 Ксим/с = 2 Мчипов/с,

Тск =1/^=0.5 мкс

соответственно. В таблице 1.1 приведены значения чипов для шестнадцати возможных значений символов. Таким образом, все данные кадра (см. рисунок

1.3) разбиваются на символы, причем в зависимости от значения символа выбирается определенная последовательность чипов в соответствии с таблицей 1.1. Далее, последовательность чипов поступает в блок модулятора и передается посредством радиоканала. Для передачи данных используется 0-С)Р8К модуляция с огибающей в виде половины синусоиды. Для формирования модулированного колебания последовательность чипов разбивается на две последовательности: синфазную (1-рЬазе) и квадратурную (О-рЬаБе). Синфазной последовательности соответствуют чипы с четными индексами (с0,с2,с4 и т.д.), квадратурной — чипы с нечетными индексами (с,, с3, с5 и т.д.).

Таблица 1.1 - Соответствие между значениями пяти первых символов и последовательности чипов

Символ (основание 10) Символ (основание 2) (Ь0, 6,, Ь2, Ьъ) Значения чипов ( Cq , Cj, С2 , С3, С4, Cj,. • •, с30, С31)

0 0000 11011001110000110101001000101110

1 1000 11101101100111000011010100100010

2 0 100 00101110110110011100001101010010

3 1100 00100010111011011001110000110101

4 00 10 01010010001011101101100111000011

Длительность чипов после разбиения удваивается (см. рисунок 1.4). Сдвиг между последовательностями формируется путем задержки на Тск квадратурной составляющей. Например, для символа "О" по основанию 10 (см. таблицу 1.1) на рисунке 1.5 представлена форма огибающей для синфазной и квадратурной последовательности чипов до переноса на несущую частоту.

2T.f *-

I-Phase Q-Phase С0 с2 с4 ••• с3()

С] с, с5 ••• с31

тЛ->

Рисунок 1.4 - Разбиение последовательности чипов на синфазную и квадратурную последовательности Особенностью передачи данных в стандарте IEEE 802.15.4 является использование O-QPSK модуляции с огибающей в виде половины синусоиды, что

эквивалентно МБК модуляции. Покажем, что колебание МБК можно сформировать как колебания 0-С>Р8К.

1-р1м«с О-рЬахе

Рисунок 1.5- Форма огибающей для синфазной и квадратурной последовательностей чипов, соответствующих символу "О" по основанию 10 Для этого необходимо представить форму огибающей чипов синфазной и квадратурной последовательностей в виде части синусоиды. Длина каждой части равна половине периода синусоиды, причем период синусоиды равен удвоенной длительности чипа синфазной или квадратурной последовательностей и составляет 4Тск. Согласно [3.4], колебание МБК можно представить следующим образом:

Умзк(0 = - 2кТ)соь(щ)- и2к_23(г - (2к - 2)т)^п(сос1;), (2к - 1 )т<г< 2кТ,

(1.2)

Ушк(*) = игк-хс{* - 2кТ)соъ(ш)-и2к8(1; - 2кТ)иш(щ), 2кТ <í<{2k +1 )Т,

где Т - величина обратно пропорциональная скорости передачи данных, причем для рассматриваемого случая Т = ТсИ, ик=± 1 - значения последовательности

данных, С(/)= со&{м!2Т), &т(м / 2Т) - функции, определяющие вид

огибающей (сглаживающие функции). Предполагается, что нумерация чипов проводится, начиная с индекса к = 1, т.е. и] = с0, и2 =с1 и т.д. Таким образом,

колебание М8К, представленное выражением (1.2), можно рассматривать как колебание О-С^РЗК, но с формой огибающей в виде половины синусоиды. На рисунке 1.6а представлена та же последовательность чипов, что и в предыдущем случае. На рисунках 1.66, 1,6в представлены формы огибающих для синфазной и квадратурной последовательностей соответственно. На рисунке 1.6г представлена

зависимость утк (/). Отметим, что фаза колебания О-ОРБК с огибающей в виде половины синусоиды - непрерывна. Применение сигналов с непрерывной фазой позволяет ослабить требования к нелинейным характеристикам усилителей мощности, и использовать нелинейные усилители класса АВ, В, С и Е. Рассмотрим основные требования к приемо-передатчикам диапазона 2,450 МГц.

Рисунок 1.6 - МБК модулированное колебание а) Последовательность чипов;

б) и1к^С(!-2кТ)- в) и2^-2кТ); г) уМЗКЦ) Согласно [1.1] уровень спектральных составляющих должен быть меньше значений, представленных в таблице 1.2. Измерения спектральной плотности должны проводиться при полосе пропускания измерительного прибора 100 кГц. При измерении относительного значения, опорная величина берется как максимальное среднее значение спектральной плотности, измеренной в пределах ±1 МГц от частоты несущей /с.

Таблица 1.2 - Предельные значения спектральной плотности мощности

Частота Относительное значение Абсолютное значение

/-/>3,5 МГц -20 дБ -30 дБм

Скорость передачи символов должна составлять 62,5 Ксим/с с точностью до ±40 ррш. Определения терминов чувствительность приемника и коэффициент ошибки представлены в таблице 1.3. При заданных условиях чувствительность

приемника должна составлять минус 85 дБм или лучше. Определим помехоустойчивость приемника. Для этого введем понятия соседнего и побочного каналов приема. Соседний канал приема определяется как один из двух поддиапазонов частот, примыкающих к текущему поддиапазону. Побочный канал приема - один из двух поддиапазонов частот, отстоящих от текущего поддиапазона частот на величину частотного поддиапазона.

Таблица 1.3 - Определения терминов

Термин Определение Условия

Коэффициент ошибки Средняя часть неправильно принятых пакетов данных - Основные данные ФУ - случайные данные

Чувствительность приемника Минимальное значение мощности принятого сигнала, при котором коэффициент ошибки меньше заданного - Размер основных данных ФУ 20 октетов - Коэффициент ошибки <1% - Мощность измеряется на зажимах антенны - Интерференция отсутствует

Например, пусть номер текущего поддиапазона равен 14. Тогда, соседние каналы приема — это поддиапазоны с номерами 13 и 15. Дополнительные каналы приема - поддиапазоны с номерами 12 и 16. В таблице 1.4 приведены требования к избирательности приемника по соседнему и дополнительному каналам приема.

Таблица 1.4 - Избирательность приемника

Избирательность по соседнему каналу приема Избирательность по побочному каналу приема

0 дБ 30 дБ

Основные данные ФУ представляют собой случайные наборы значений. Устройство должно переключаться между режимами приема и передачи за время равное или меньше длительности 12 символов или 192 мкс. Амплитуда вектора ошибки передаваемого сигнала не должна превышать 35%. Допуск по частоте несущего колебания составляет ±40 ррт. Выходная мощность сигнала передатчика должна быть не менее минус 3 дБм. Максимально допустимая

Список литературы диссертационного исследования кандидат наук Ахметов, Денис Булатович, 2015 год

Список литературы

1.1. IEEE Standard 802.15.4: Wireless medium access control (MAC) and physical layer (PHY) specifications for low-rate wireless personal area networks (WPANs) // IEEE, Sept. 2006.

1.2. C.-Y. Chong, S. P. Kumar, Sensor networks: evolution, opportunities, and challenges //Proceedings of the IEEE, vol. 91, № 8, Aug. 2003, pp. 1247-1256.

1.3. ISO/IEC 7498-1:1994, Information technology - Open Systems Interconnection -Basic Reference Model: The Basic Model.

1.4. Gronemeyer, S. McBride, A. MSK and Offset QPSK Modulation // IEEE Trans. On Comm., vol. 24, is. 8, Aug. 1976, pp. 809-820.

1.5. Ахметов Д.Б., Короткое A.C. Приемо-передающее устройство считывания информации радиочастотных меток для интегрального узла беспроводной сенсорной сети // Научно-технические ведомости СПбГПУ. Информатика. Телекоммуникации. Управление. 2010. Вып. 2 (97). С. 17-23.

1.6. Choi Y.-C. et al., A Multi-standard 13.56 MHz RFID Reader System // ITC-CSCC, 2008, pp. 1073- 1076.

1.7. Min K.-W. et al., An Analog Front-End Circuit for ISO/IEC 14443-Compatible RFID Interrogators // ETRI Journal, vol. 26, N 6, Dec. 2004, pp. 560 - 564.

1.8. Hagelauer A., Ussmueller T. et al., SAW and CMOS RFID transponder-based wireless systems and their application // IEEE Int. Symposium on Frequency Control, 21-24 May, 2012, pp. 1-6.

1.9. Wang W., Lee K., et al., Modeling and performance evaluation of 2.4GHz SAW-basedpressure sensor// The 5th IEEE Conf. on Sensors, 22-25 Oct, 2006, 1031-1034.

1.10. Binder A, Bruckner G. et al., Passive SAW based RFID systems finding their way to harsh environment applications // The 7th Int. Conference on Sensor Technologies and Applications SENSORCOMM 2013, 25-31 Aug., pp. 57-62.

1.11.Reindl L., Wireless passive sensors: basic principles and performances // IEEE Conf. on Sensors, 26-29 Oct., 2008, pp. 1607-1610.

1.12. Li L. Wang F.-Y. et al., A watch in developments of intelligent tire inspection and monitoring // IEEE Int. Conference on Vehicular Electronics and Safety, 14-16 Oct., 2005, pp. 333-338.

1.13. Stelzer A., Ettinger K. et al., Fast and Accurate Ramp Generation with PLL-Stabilized 24-GHz SiGe VCO for FMCW and FSCW Applications // IEEE International Microwave Symposium 2003, 8-13 Jun., 2003, Philadelphia, USA, vol. 2, pp. 893-896.

1.14. Stelzer A., Hoftberger J. et al., Highly Linear Ramp Generation in the 24-GHz band for LFMCW Microwave Sensor Systems // Asia Pacific Microwave Conference, 4-7 Nov., 2003, Seoul, Korea, vol. 3, pp. 1652-1655.

1.15. Musch Т., A High Precision 24-GHz FMCW Radar Based on a Fractional-N Ramp-PLL // IEEE Trans, on Instrumentation and Measurements, IM-52, Apr., 2003, No. 2, pp. 324-327.

1.16. Kahn L., Single-sideband Transmission by Envelope Elimination and Restoration// Proc. of the IRE, vol. 40, is. 7, July 1952, pp. 803-806.

1.17. Sowlati T. et al., Quad-band GSM/GPRS/EDGE polar loop transmitter// IEEE J. of Solid State Circuits, vol. 39, is. 12, Dec. 2004, pp. 2179-2189.

1.18. Gardner F., Phaselock Techniques// Johs Wiley & Sons, Inc., 3rd ed., Aug. 2005, p. 450.

1.19. Retz G. et al, Radio transceivers for wireless personal area networks using IEEE 802.15.4 // IEEE Communications Magazine, vol. 47, № 9, Sept. 2009, pp. 150-158.

1.20. Клэппер Д. Системы фазовой и частотной автоподстройки частоты / Клэппер Д., Фрэнкл Д. -Москва: изд. Энергия. 1997. - 440 с.

1.21. Wheatley С.Е., Phillips D.E., Digital Frequency Synthesizer with Random Jittering for Reducing Discrete Spectral Spurs// U.S. Patent 4,410,954, Oct. 18, 1983.

1.22. Riley Т., Delta-Sigma Modulation in Fractional-N Frequency Synthesis// IEEE JSSC, vol. 28, N. 5, May 1993, pp. 553-559.

1.23. Miller В., A Multiple Modulator Fractional Divider// IEEE TIM, vol. 40, N. 3, June 1991, pp. 578-583.

1.24. Inose H., A Telemetering System by Code Modulation - A-2 Modulation// IRE Trans, on Space Electronics and Telemetry, set-8, is. 3, Sept. 1962, pp. 204-209.

1.25. Norsworthy S. et. al., Delta-Sigma Data Converters: Principles, Desig^^xi and Simulation// IEEE Press, New-York, Oct. 1996, pp. 476.

1.26. Retz G., A Highly Integrated Low-Power 2.4GHz Transceiver Using a I Jirect-Conversion Diversity Receiver in 0.18pm CMOS for IEEE802.15.4 WPAN// inn. Proc. IEEE Int. Solid-State Circuits Conference, Feb. 2009, pp. 414-415.

1.27. Shanan H., A 2.4 GHz 2-Mb/s Versatile PLL-Based Transmitter Using IZDigital Pre-Emphasis and Auto Calibration in 0.18um CMOS for WPAN// in Proc. IEEJE Int. Solid-State Circuits Conference, Feb. 2009, pp. 420^21.

1.28. Kluge W., A Fully Integrated 2.4-GHz IEEE 802.15.4-Compliant Transceiver for ZigBee™ Applications// IEEE J. Solid-State Circuits, Dec. 2006, Vol. 41, Is. L_ pp. 2767-2775.

1.29. Ti C.-L., Liu Y.-H., Lin T.-H., A 2.4-GHz Fractional-N PLL with a PF^D/CP Linearization and an Improved CP Circuit // In Proc. IEEE Int. Symposium on Circuits and Systems, 18-21 May, 2008, pp. 1728-1731.

1.30. Raja M., A 18 mW Tx, 22 mW Rx Transceiver for 2.45 GHz IEEE 801=2.15.4 WPAN in 0.18-fim CMOS// in Proc. IEEE Int. Solid-State Circuits Conference^. Nov. 2010, pp. 1-4.

1.31. Yu R., A 5.5mA 2.4-GHz Two-Point Modulation Zigbee Transmitter— with Modulation Gain Calibration// in Proc. IEEE Custom Integrated Circuits Confez^rence, Sept. 2009, pp. 375-378.

1.32 Nguyen T.-K., A Low-Power RF Direct-Conversion Receiver/Transmitter fcz=»r 2,4-GHz-Band IEEE 802.15.4 Standard in 0.18-jim CMOS Technology// IEEE Traxr=is. on Microwave Theory Tech., Dec. 2006, Vol. 54, Is. 12, pp. 4062^1071.

1.33 Nam I., A 2.4-GHz Low-Power Low-IF Receiver and Direct-Convesrsion Transmitter in 0.18-mu CMOS for IEEE 802.15.4 WPAN Applications// IEEE TUTrans. on Microwave Theory Tech., April 2007, Vol. 55, Is. 4, pp. 682-689.

1.34 Kim Y.-J., A Switchless Zigbee Frontend Transceiver With Matching Complement Sharing of LNA and PA// IEEE Microwave and Wireless Components Let., Sept. :2010, Vol. 20, N. 9, pp. 516-518.

1.35 Eo Y.-S., A Fully Integrated 2.4GHz Low IF CMOS Transceiver for 802.15.4 ZigBee Applications// in Proc. IEEE Custom Integrated Circuits Conference, Nov. 2007, pp. 164-167.

1.36 Choi P., An Experimental Coin-sized Radio for Extremely Low Power WPAN (IEEE802.15.4) Application at 2.4GHz// IEEE J. Solid-State Circuits, Dec. 2003, Vol. 38, Is. 12, pp. 2258-2268.

1.37 Park P., A Low-Noise and Low-Power Frequency Synthesizer Using Offset Phase-Locked Loop in 0.13-p.m CMOS// IEEE Microwave and Wireless Components Let., Jan. 2010, Vol. 20, N. 1, pp. 52-54.

1.38 Krishna M., A Low Power Fully Programmable 1MHz Resolution 2.4GHz CMOS PLL Frequency Synthesizer// in Proc. IEEE Biomedical Circuits and Systems Conf., Nov. 2007, pp. 187-190.

2.1.Herzel F. Analytical phase-noise modeling and charge pump optimization for fractional-n PLLs / F. Herzel, S.A. Osmany, J.C. Scheytt // IEEE Trans. Circuits Syst. Parti. —2010, Aug. —V. 57. —No. 8. —P. 1914-1924.

2.2. Patel G.S. Analysis and reduction of noise in fractional PLL / G.S. Patel, S. Sharma // Proc. Computer, Consumer and Control (IS3C12, Int. Symp.), 4-6 June 2012, — P. 507-511.

2.3. Perrot M. A modeling approach for S-A fractional-n frequency synthesizers allowing straightforward noise analysis / M.H. Perrot, M.D. Trott, C.G. Sodini // IEEE J. Solid-State Circ. — 2002, Aug. — V. 37. — No. 8. — P. 1028-1038.

2.4. Perrot M. Behavioral simulation of fractional-N frequency synthesizers and other PLL circuits / M.H. Perrot // IEEE Design & Test of Computers — 2002, Aug. — V. 19. —Is. 4.—P. 74-83.

2.5. Arora H. Enhanced phase noise modeling of fractional-n frequency synthesizers / H. Arora, N. Klemmer, J.C. Morizio, et al. // IEEE Trans. Circuits Syst. Part I, — 2005, Feb. — V. 52. — No. 2. — P. 379-395.

2.6. F. M. Gardner, "Charge-pump phase-locked loops," IEEE Trans. Commun., vol. COM-28, no. 11, pp. 1849-1858, Nov. 1980.

2.7. J. Hein and J. Scott, "z-domain model for discrete-time PLLs," IEEE Trans. Circuits Syst., vol. 35, no. 11, pp. 1393-1400, Nov. 1988.

2.8. P. K. Hanumolu, M. Brownlee, K. Mayaram, and U.-K. Moon, "Analysis of charge-pump phase-locked loops," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 51, no. 9, pp. 1665-1674, Sep. 2004.

2.9. Z. Wang, "An analysis of charge-pump phase-locked loops," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 52, no. 10, pp. 2128-2138, Oct. 2005.

2.10. A. Carlosena and A. Manuel-Lazaro, "Design of high-order phase-lock loops," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 54, no. 1, pp. 9-13, Jan. 2007.

2.11. C.-Y. Yao, C.-T. Hsu, and C.-J. Chien, "Stability analysis of fourth-order charge-pump PLLs using linearized discrete-time models," IEICE Trans. Electron., vol. E90-C, no. 3, pp. 628-633, Mar. 2007.

2.12 Hegazi E., Abidi A. A 17-mW transmitter and frequency synthesizer for 900-MHz GSM fully integrated in 0.35um CMOS / Hegazi E., Abidi A. // IEEE J. Solid-State Circ. — 2003,May — V. 38. — No. 5. — P. 782-792.

2.13. Kasdin N. Discrete simulation of colored noise and stochastic processes and l/f power law noise generation / W.W. Hansen // Proc. IEEE. — 1995, May. — V. 83. — Is. 5, —P. 802-827.

2.14. Kozak M. A pipelined noise shaping coder for fractional-n frequency synthesis / M. Kozak, I. Kale // IEEE Trans, on Instrum. Meas. — 2001, Oct. — V. 50. — No. 5. — P. 1154-1161.

2.15. Ахметов Д.Б. Анализ нелинейных искажений в синтезаторах частот на основе дельта-сигма модуляторов / Д.Б.Ахметов // IX международный научно-практический семинар «Проблемы современной аналоговой микросхемотехники», 1-3 нояб. 2012: материалы / редкол.: Н.Н. Прокопенко (гл. ред.), В.Г. Немудров, С.Г. Русаков [и др.]. - Шахты: ФГБОУ ВПО «ЮРГУЭС», 2012. - С. 60-63.

2.16. Ахметов Д.Б., Короткое А.С. Моделирование и расчет синтезаторов частот с дробным коэффициентом деления на основе дельта-сигма модуляторов // Материалы Всероссийской научно-методической конференции Фундаментальные

исследования и инновации в национальных исследовательских университетах. Санкт-Петербург. Т. 1. -СПб.: Изд-во Политехнического Ун-та, 2012. С. 60-65. 2.17. Ахметов Д.Б., Коротков А.С. Функциональное моделирование синтезаторов частот в среде Simulink // Известия ВУЗов. Радиоэлектроника. Т. 56, N 11. 2013, С. 42-53.

2.18 Egan, W.F., Frequency Synthesis by Phase Lock, 2nd ed., John Wiley & Sons, 1999, -624 pp.

2.19 Куркин А.А., Коротков A.C., Моделирование синтезатора частот с целочисленным коэффициентом деления // Труды научно-технического семинара «Системы синхронизации, формирования и обработки сигналов для связи и вещания», ЯрГУ, 1-3 июля 2008, с. 74-76.

2.20 Куркин А.А., Методика расчета фильтра нижних частот для синтезатора частот с дробным коэффициентом деления на основе AS-модулятора // Инновационные разработки молодых ученых: материалы конференции-выставки, СПб, 28 июня 2008, с.60-65.

2.21 Rhee W., Design of high-performance charge pumps in phase-locked loops // Proc. of the IEEE International Symposium on CAS, 30 May- 2 Jun, 1999, vol. 2, pp. 548548.

2.22 Leenaerts M.W. et al., A 15-mW Fully Integrated I/Q Synthesizer for Bluetooth in 0.18-um CMOS // IEEE J. of Solid-State Circuits, July 2003, Vol. 38, N. 7, pp. 11551162.

2.23 Craninckx J., Steyaert M.S.J., A 1.75-GHz 3-V dual-modulus divide-by-128/129 prescaler in 0.7-um CMOS // IEEE J. Solid-State Circuits, Vol. 31, Jul. 1996, pp. 890897.

2.24 Wang C.-C. et al., W-Band Silicon-Based Frequency Synthesizers Using Injection-Locked and Harmonic Triplers // IEEE Trans. On Microwave Theory and Techniques, May 2012, Vol. 60, N. 5, pp. 1307-1320.

2.25 Alioto M., Palumbo G., Design strategies for source coupled logic gates / IEEE Trans, on Circuits and Systems-I: Fundamental theory and applications, May 2003, vol. 50, No. 5, pp. 640-654.

2.26 Alioto M., Mita R. et al., Design of high-speed power efficient MOS current-mode logic frequency dividers / IEEE Trans, on Circuits and Systems-II: Express briefs, Nov. 2006, vol. 53, No. 11, pp. 1165-1169.

2.27 Heydari P., Mohanavelu R., Design of ultrahigh-speed low-voltage CMOS CML buffers and latches, / IEEE Trans, on Very Large Scale Integration Systems, Oct. 2004, vol. 12, No. 10, pp. 1081-1093.

3.1. Краснов A.B., Ахметов Д.Б. Сжатие JI4M радиосигналов в акустооптическом процессоре. Моделирование работы процессора с применением пакета GLAD // XXXVIII неделя науки СПбГПУ: Материалы международной межвузовской научно-практической конференции. Ч. IX; 30 ноября - 5 декабря 2009 г.- СПб: Изд-во Политехи, ун-та, 2009.- С.3-4.

3.2. Краснов А.В., Ахметов Д.Б., Сжатие JI4M радиосигналов в акустооптическом фильтре - моделирование с применением пакета GLAD // XIII Всероссийская научная конференция студентов-радиофизиков: Тезисы докладов. 8-9 декабря 2009. - СПб: Изд-во СПбГУ, 2009. - С.66-69.

3.3 J. Yuan ,С. Svensson, High-speed CMOS circuit technique, // IEEE J. of Solid-State Circuits, Feb. 1989, vol. 14. pp. 61-70.

3.4 H. Yoshizawa, An implementation technique of dynamic CMOS circuit applicable to asynchronous/synchronous logic // Proc. of the IEEE International Symposium on CAS, 31 May- 3Jun, 1998, vol. 2, pp. 145-148.

3.5 Zhan J.H.C., A comparative study of MOS VCOs for low voltage high performance operation // Proc. of the 2004 International Symposium on Low Power Electronics and Design, 9-11 Aug., 2004, pp. 244-247.

3.6 Tiebout M., Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS // IEEE J. of Solid-State Circuits, July 2001, Vol. 36, N. 7, pp. 1018-1024.

3.7 Pellerano S. et al., A 13.5-mW 5-GHz Frequency Synthesizer With Dynamic-Logic Frequency Divider // IEEE J. of Solid-State Circuits, Febr. 2004, Vol. 39, N. 2, pp. 378383.

3.8 Zhou J. et al., A 0.4-6-GHz Frequency Synthesizer Using Dual-Mode VCO for Sofware-Defined Radio // IEEE Trans. On Microwave Theory and Techniques, Febr. 2013, Vol. 61, N. 2, pp. 848-859.

3.9 Yu S.-A. et al., A 0.65-V 2.5-GHz Fractional-N Synthesizer With Two-Point 2-Mb/s GFSK Data Modulation // IEEE J. of Solid-State Circuits, Sept. 2009, Vol. 44, N. 9, pp. 2411-2425.

3.10 Lee T.-C. et al., A Stabilization Technique for Phase-Locked Loops Frequency Synthesizers // IEEE J. of Solid-State Circuits, June 2003, Vol. 38, N. 6, pp. 888-894.

3.11 Yan S.T. et al., A 2-V 900-MHz Monolithic CMOS Dual-Loop Frequency Synthesizer for GSM Receivers // IEEE J. of Solid-State Circuits, Febr. 2001, Vol. 36, N. 2, pp. 204-216.

3.12 Hung C.-M. et al., Fully Integrated 5.35-GHz CMOS VCOs and Prescalers // IEEE Trans. On Microwave Theory and Techniques, Jan. 2001, Vol. 49, N. 1, pp. 17-22.

3.13 McCorquodale M.S. et al., Study and simulation of CMOS LC oscillators phase noise and jitter // Proc. of the International Symposium on CaS, 25-28 May, 2003, vol. l,pp. 665-668

3.14Han-il L. et al., An extremely low power 2GHz CMOS LC VCO for wireless communication applications // Proc. of the European Conference on Wireless Technology, 3-4 Oct., 2005, pp. 31-34.

3.15 Hajimiri A., Design issues in CMOS LC oscillators // IEEE J. of Solid-State Circuits, May, 1999, vol. 34, Is. 5, pp. 717-724.

3.16Vaucher C.S. et al., A wide band tuning system for fully integrated satellite receivers // Proc. Of the 23d European Solid-State Circuits Conference, 16-18 Sept., 1997, pp. 56-59.

3.17 Lei X. et al., A high speed low power pulse swallow frequency divider for DRM/DAB frequency synthesizer // International Conference on Wireless Communications & Signal Processing, 13-15 Nov., 2009, pp. 1-4.

3.18 Carmo J.P. et al., A 4.2mW 5.7 GHz frequency synthesizer with dynamic-logic (TSPC) frequency divider // International Conference on Telecommunications, 25-27 May, 2009, pp. 309-312.

3.19 Vaucher C.S. et al., A family of low-power truly modular programmable dividers in standard 0.35-/spl mu/m CMOS technology // IEEE J. of Solid-State Circuits, July 2000, Vol. 35. Is. 7, pp. 1039-1045.

3.20 Larsson P., High-speed architecture for a programmable frequency divider and a dual-modulus prescaler // IEEE J. of Solid-State Circuits, May 1996, Vol. 31. Is. 5, pp. 744-748.

3.21 Razavi B. et al., Design of high-speed, low-power frequency dividers and phase-locked loops in deep submicron CMOS // IEEE J. of Solid-State Circuits, Febr. 1995, Vol. 30. N. 2, pp. 101-109.

3.22 Shin J., Shin H., A 1.9-3.8 GHz AS Fractional-N PLL Frequency Synthesizer with Fast Auto-Calibration of Loop Bandwidth and VCO Frequency // IEEE J. of Solid-State Circuits, Mar. 2012, Vol. 47, N. 3, pp. 665-675.

3.23 Park P. et al., A 2.4 GHz Fractional-NFrequency Synthesizer with High-OSR AS Modulator and Nested PLL // IEEE J. of Solid-State Circuits, Oct. 2012, Vol. 47, N. 10, pp. 2433-2443.

3.24 Yao C.-W. et al., A 2.8-3.2-GHz Fractional-N Digital PLL with ADC-Assisted TDC and Inductively Coupled Fine-Tuning DCO // IEEE J. of Solid-State Circuits, Mar. 2013, Vol. 48, N. 3, pp. 698-710.

3.25 Meninger E., Perrot M., A 1 MHz Bandwidth 3.6-GHz 0.18-um CMOS Fractional-N Synthesizer Utilizing a Hybrid PFD/DAC Structure for Reduced Broadband Phase Noise // IEEE J. of Solid-State Circuits, Apr. 2006, Vol. 41, N. 4, pp. 966-980.

3.26 Magoon R. et al., A Single-Chip Quad-Band (850/900/1800/1900 MHz) Direct Conversion GSM/GPRS RF Transceiver with Integrated VCOs and Fractional-N Synthesizer // IEEE J. of Solid-State Circuits, Dec. 2002, Vol. 37, N. 12, pp. 17101720.

3.27 Rhee W. et al., A 1.1-GHz CMOS Fractional-N Frequency Synthesizer with a 3-b Third-Order AS Modulator// IEEE J. of Solid-State Circuits, Oct. 2000, Vol. 35, N. 10, pp. 1453-1460.

3.28 Yang Y.-C. et al., A Quantization Noise Suppression Technique for AS Fractional-N Frequency Synthesizers // IEEE J. of Solid-State Circuits, Nov. 2006, Vol. 41, N. 11, pp. 2500-2511.

4.1.Ахметов Д.Б., Короткое A.C., СВЧ приемопередатчик по 180 нм КМОП технологии для идентификации транспортных средств / Ахметов Д.Б., Балашов Е.В., Морозов Д.В., Пилипко М.М, Пятак И.М., Румянцев И.А., Калинин В.А., Коротков A.C. // Материалы XIII научно-технической конференции «Твердотельная электроника. Сложные функциональные блоки РЭА», 8—10 окт. 2014, Дубна, С. 72-73.