Повышение быстродействия логических схем за счет выявления неисправностей задержек путей с последующим их маскированием и определения ложных путей (на основе использования операций над ROBDD-графами) тема диссертации и автореферата по ВАК РФ 05.13.01, кандидат наук Чернышов Семен Владимирович

• Чернышов Семен Владимирович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Чернышов Семен Владимирович

Введение

1 Основные понятия и определения

1.1 Комбинационные схемы

1.1.1 Логические элементы

1.1.2 Комбинационные логические сети

1.1.3 Задачи анализа и синтеза

1.2 Определение автомата

1.2.1 Таблицы переходов и выходов

1.2.2 Диаграммы переходов

1.2.3 Триггеры

1.3 Канонические уравнения

1.4 БОБ-графы

1.4.1 КОВБО-графы

2 Поиск ложных путей с использованием операций над КОБОБ-графами

2.1 Поиск ложных путей в комбинационной схеме

2.1.1 Обнаружение неисправностей задержек пути

2.1.2 Булевы разности

2.1.3 Вычисление булевой разности для пути а

2.1.4 Вычисление булевой разности для пути с использованием операций над ROBDD-графами

2.2 Поиск ложных путей в последовательностной схеме

2.2.1 Разделение множества векторов Я (ОраЛ) на два подмножества

2.2.2 Обнаружение существования последовательности, доставляющей тестовую пару для не робастно тестируемой неисправности задержки пути

2.3 Экспериментальные результаты

2.4 Выводы по главе

3 Построение последовательностей, обнаруживающих робастно тестируемые неисправности задержек путей

3.1 Робастно тестируемые неисправности задержек путей

3.2 Получение тестовых пар соседних наборов для робастно тестируемых неисправностей задержек пути с использованием операций над ЯОВОВ-графами

3.3 Некоторые свойства тестовых пар соседних наборов для робастно тестируемых неисправностей задержек путей

3.4 Алгоритмы построения последовательности, обнаруживающей робастно тестируемую неисправность задержки пути в схеме с памятью

3.5 Результаты экспериментов

3.6 Выводы по главе

4 Маскирование неисправностей задержек путей

4.1 Коррекция комбинационной схемы с помощью маскирующей подсхемы101

4.2 Использование булевой разности для вычисления М1С и

4.3 Экспериментальные результаты

4.4 Выводы по главе

Заключение

Список использованной литературы

Введение диссертации (часть автореферата) на тему «Повышение быстродействия логических схем за счет выявления неисправностей задержек путей с последующим их маскированием и определения ложных путей (на основе использования операций над ROBDD-графами)»

Введение

Актуальность работы. При разработке современных интегральных схем предъявляются высокие требования к их надежности и скорости функционирования. Это происходит на фоне миниатюризации компонент интегральных схем, автоматизации процесса производства и оптимизации затрат на разработку схем. В диссертационной работе рассматриваются логические схемы, комбинационные и синхронные последовательностью. Для обеспечения надежности выпускаемых схем используются различные методы тестирования с целью обеспечения высокого уровня покрытия тестами возможных неисправностей за приемлемое время. Для определения тактовой частоты схемы (скорости функционирования) находятся пути с максимальными задержками, которые вычисляются на основании информации о задержках элементов (вентилей) схемы и задержках линий связей между элементами. Речь идет о путях, соединяющих вход и выход комбинационной схемы (комбинационной составляющей схемы с памятью). Однако при высокой скорости функционирования и высоком уровне интеграции в схемах могут возникать непредусмотренные емкости, индуктивности и сопротивления, приводящие к дополнительным задержкам сигналов. Эти задержки необходимо обнаруживать и, по возможности, исключать с целью сохранения расчетной скорости функционирования схемы.

Существуют пути, не оказывающие влияния на функционирование схемы, такие пути называются в англоязычной литературе ложными путями (false paths). Однако они могут характеризоваться самыми большими расчетными задержками. Исключая такие пути из рассмотрения, можно увеличить расчетную скорость функционирования схемы. В диссертации предлагаются алгоритмы поиска ложных путей в комбинационной и последовательностной схемах на основе вычисления булевых разностей путей в условиях ограничения на длины последовательностей, используемых для выявления каждого ложного пути в схемах с памятью. В рамках этих ограничений алгоритм для схем с памятью

является точным, что отличает его от известных за рубежом приближенных алгоритмов. Алгоритмы основаны на использовании операций над КОВБО-графами, построенными для подсхем комбинационной составляющей схемы с памятью.

Задержки, которые появляются при повышении скорости функционирования, и которые не удается рассчитать заранее, необходимо определять с целью выявления возможностей их устранения. Если устранение не удается, то в этом случае необходимо выяснить, насколько расчетная скорость работы схемы меньше ее реальных возможностей. Неисправности задержек путей являются одной из распространенных моделей, применяемых в этой ситуации. На практике при тестировании задержек путей в рамках этой модели используют различные методы сканирования, при которых удается обнаруживать около 20% таких неисправностей. В методах сканирования необходимы дополнительные аппаратурные затраты, нередко достигающие 2/3 от аппаратурных затрат, используемых для обеспечения функционирования логической схемы.

Выделяют робастно и не робастно тестируемые неисправности задержек путей. Под робастно тестируемой неисправностью понимают неисправность задержки пути, которая обнаруживается независимо от существования в схеме задержек других путей, превышающих допустимые значения. В противном случае неисправность называется не робастно тестируемой. При появлении робастно тестируемой неисправности удается точно определить путь, на котором задержка имеет место. В диссертации исследуется возможность исключения дополнительных аппаратурных затрат за счет построения последовательности, обнаруживающей робастно тестируемые неисправности задержек рассматриваемых путей схемы. Разработан алгоритм построения такой последовательности, если она существует в рамках указанных ограничений на ее длину для каждого из путей и при условии, что множество всех тестовых пар соседних булевых векторов для рассматриваемого пути компактно представлено ЯОВОБ-графом. Алгоритм основан на операциях над ЯОВОБ-графами, представляющими фрагменты комбинационной составляющей. Операции над

этими графами характеризуются полиномиальной сложностью. Выделены ситуации, в которых такие последовательности построить невозможно.

В случае обнаружения неисправностей задержек путей на заключительных стадиях разработки схемы их перепроектирование может повлечь существенные материальные издержки. Предлагается метод маскирования неисправностей задержек путей в предположении, что входы и выходы маскируемой схемы доступны для маскирующей схемы, и имеется возможность размещения маскирующей схемы на кристалле.

Таким образом, исследуемая в работе проблема повышения быстродействия логических схем за счет поиска ложных путей, а также обнаружения и маскирования неисправностей задержек путей является актуальной.

Степень разработанности темы исследования. Задача выявления ложных путей в комбинационных и последовательностных схемах с использованием операций над ROBDD-графами и построении булевой разности исследуемого пути полностью решена.

Задача построения последовательности, обнаруживающей неисправности задержек подмножества путей в условиях представления множества всех пар соседних тестовых наборов, обнаруживающих задержки противоположных перепадов сигналов каждого пути в виде ROBDD-графа, также полностью решена.

Задача маскирования неисправностей задержек пути может использоваться для любого заданного подмножества путей. Однако следует иметь в виду, что сложность маскирующей схемы растет с ростом мощности подмножества. Поэтому требуется принимать компромиссное решение между выгодой от увеличения быстродействия схемы и размерами дополнительной площади кристалла, требуемой для маскирующей схемы.

Для всех трех вышеперечисленных задач возможно усовершенствование программных реализаций предложенных алгоритмов для классов, используемых на практике схем с выделенными в них конкретными свойствами. Учет конкретных свойств классов может повысить быстродействие программ.

Целью работы является разработка алгоритмов, ориентированных на повышение быстродействия логических схем за счет поиска ложных путей, тестирования неисправностей задержек путей и их маскирования.

Для достижения поставленной цели, необходимо решить следующие задачи:

1. Разработать алгоритмы поиска ложных путей в комбинационных и последовательностных схемах, ориентированные на устройства с ограниченными вычислительными возможностями при нахождении множества тестовых пар, позволяющие гарантированно определить, является ли рассматриваемый путь ложным.

2. Разработать алгоритмы построения последовательности, обнаруживающей робастно тестируемые неисправности задержек путей в схемах с памятью при условии, что множество всех тестовых пар соседних булевых векторов для рассматриваемого пути компактно представлено ЯОВОБ-графом.

3. Разработать алгоритм маскирования неисправностей задержек путей в условиях доступности входов и выходов маскируемой схемы.

4. Экспериментально оценить эффективность предложенных алгоритмов.

Методы исследования. При выполнении исследований, приведенных в

работе, использовались понятия и методы дискретной математики, в частности теории булевых функций, теории автоматов, теории графов. Разрабатываемые в диссертации алгоритмы сведены к операциям над ЯОВОБ-графами. Эффективность предлагаемых алгоритмов продемонстрирована в ряде экспериментов над моделями реальных логических схем.

Положения, выносимые на защиту:

1. Алгоритмы поиска ложных путей в комбинационных и последовательностных схемах на основе построения булевой разности пути с использованием операций над ЯОВОБ-графами, позволяющие гарантированно определить, является ли рассматриваемый путь ложным.

2. Алгоритм построения последовательности, обнаруживающей робастно тестируемые неисправности задержек путей в схемах с памятью при условии, что

множество всех тестовых пар соседних булевых векторов для рассматриваемого пути компактно представлено ROBDD-графом.

3. Алгоритм маскирования неисправностей задержек путей в условиях доступности входов и выходов маскируемой схемы.

4. Экспериментальные результаты, иллюстрирующие возможности применения разработанных алгоритмов на моделях реальных логических схем.

Достоверность результатов. Положения, выносимые на защиту, получены с использованием аппарата дискретной математики. Эффективность предложенных алгоритмов подтверждается компьютерными экспериментами.

Личный вклад. Постановки задач сделаны научным руководителем, профессором Матросовой Анжелой Юрьевной, результаты, изложенные в работе, получены лично автором. Также, автором реализованы предлагаемые алгоритмы в виде программ, проведены эксперименты, результаты которых приведены в работе. По теме исследований был подготовлен ряд публикаций.

Научная новизна заключается в следующем:

1. Предложены точные алгоритмы поиска ложных путей для комбинационных и синхронных последовательностных схем, которые в отличии от зарубежных эвристических методов гарантировано определяют, является ли исследуемый путь ложным. В схемах с памятью предполагаются ограничения на длину последовательности, доставляющей тестовую пару из начального состояния схемы. Алгоритмы основаны на операциях над ROBDD-графами, компактно представляющими поведение логической схемы и ее фрагментов.

2. Разработан алгоритм построения входной последовательности для обнаружения робастно тестируемых неисправностей задержек путей в синхронных схемах с памятью, доставляющей тестовые пары (у1 ,у2) соседних

булевых векторов в пространстве входных и внутренних переменных схемы. Предполагается, что множество всех тестовых пар соседних булевых векторов для рассматриваемого пути компактно представлено ROBDD-графом. Задача в такой постановке рассматривается впервые.

3. Предложен алгоритм маскирования неисправностей задержек путей в условиях доступности входов и выход маскирующей схемы. В алгоритме используется представление в виде ЯОВОБ-графа булевой разности пути. Задача в такой постановке рассматривается впервые.

Теоретическая и практическая ценность. Теоретическая ценность заключается в разработке точных алгоритмов обнаружения ложного пути в комбинационной схеме и схеме с памятью, основанных на использовании булевой разности для рассматриваемого пути и применении операций над КОВБО-графами как для вычисления булевой разности, так и для выявления возможности доставки тестовых пар наборов в синхронных последовательностных схемах. В известных ранее подходах обнаружения ложного пути для нахождения тестовых пар приходилось использовать представление эквивалентной нормальной формы (ЭНФ) комбинационной составляющей схемы с памятью либо в виде громоздкой формулы, либо в виде И, ИЛИ дерева, которое становится неприемлемо сложным при наличии в схеме большого количества точек ветвления. Рассматриваемый в работе алгоритм позволяет не использовать различные представления ЭНФ, что существенно расширяет класс схем, для которых на практике можно находить ложные пути, а именно, программная реализация алгоритма применима к любой логической схеме, поведение которой можно представить системой КОВБО-графов в памяти компьютера.

Предложен алгоритм построения тестовой последовательности, доставляющей тестовую пару для робастно тестируемых неисправностей задержек пути в синхронных схемах с памятью. Алгоритм основан на использовании множества всех тестовых пар соседних булевых векторов, обнаруживающих робастно тестируемые неисправности противоположных перепадов значений сигналов пути и является, насколько нам известно, первой попыткой решения такой задачи, поскольку метод построения всех тестовых пар упомянутого здесь типа впервые предложен в научной группе Томского государственного университета. Выявлены некоторые классы схем с памятью, для которых доставка тестовых пар оказывается невозможной. Установлено, что не

для каждой синхронной схемы с памятью существует доставляющая последовательность в упомянутых выше условиях. Из чего следует, что в этих ситуациях для обнаружения неисправностей задержек путей невозможно отказаться от методов сканирования.

Впервые предложен подход к маскированию неисправностей задержек путей в комбинационной схеме (комбинационной составляющей схемы с памятью). В случае обнаружения задержки для пути с помощью операций над ROBDD-графами вычисляется булева разность, которая затем используется для формирования маскирующей схемы. Это позволяет за счет дополнительных аппаратурных затрат сохранить расчетную скорость функционирования маскируемой схемы. Предполагается, что для подключения маскирующей схемы доступны входы и выходы маскируемой схемы.

Публикации по теме исследования. По теме диссертации опубликовано 11 работ, из них 2 статьи в журналах, включенных в Перечень рецензируемых научных изданий, в которых должны быть опубликованы основные научные результаты диссертаций на соискание ученой степени кандидата наук (в том числе 2 статьи в российских научных журналах, входящих в Web of Science); 4 статьи в сборниках материалов международных конференций, представленных в изданиях, входящих в Web of Science и / или Scopus; 5 публикаций в сборниках материалов всероссийской с международным участием и международных конференций.

Реализация полученных результатов. Часть исследований, изложенных в диссертации, проводилась в рамках проекта Российского научного фонда №14-1900218 «Тестирование и контролепригодное проектирование логических схем высокой производительности» (2014-2018 гг., руководитель - А. Ю. Матросова, в числе соисполнителей - С. В. Чернышов).

Апробация работы. Основные положения и результаты были представлены на следующих конференциях и семинарах: Международная конференция «17th IEEE East-West Design and Test Simposium (EWDTS-2019)» (г. Казань, Россия), Российская конференция с международным участием «Новые информационные

технологии в исследовании сложных структур» (пос. Катунь, Россия, 2018), Международная молодежная научная конференция «Математическое и программное обеспечение информационных, технических и экономических систем» (г. Томск, 2017, 2018, 2020), Международная конференция «15th IEEE East-West Design and Test Simposium (EWDTS-2017)» (г. Нови-Сад, Сербия), Международная конференция «24th International Symposium on On-Line Testing and Robust System Design (IOLTS 2018)» (г. Плайя-де-Аро, Испания).

Содержание работы. Диссертация состоит из введения, 4 глав, заключения и списка использованной литературы, включающего 104 наименования. Диссертация содержит 36 рисунков и 23 таблицы. Общий объем диссертации составляет 127 страниц.

Введение содержит общую характеристику работы и обоснование актуальности исследования, выполняемого в работе. Также, во введении описывается научная новизна и практическая значимость результатов.

В первой главе содержится описание таких базовых понятий и определений, как логический элемент, комбинационная схема и автомат. Сформулированы задачи анализа и синтеза комбинационной схемы. Приводятся определения BDD, OBDD и ROBDD-графов, а также процедуры их построения. Рассмотрены примеры.

Во второй главе обосновывается необходимость поиска ложных путей в схеме для повышения её быстродействия. Проводится обзор зарубежных и отечественных методов поиска ложных путей, в том числе метода, предложенного в диссертации Кудина Д.В. [8], который основан на использовании И, ИЛИ деревьев. Описаны отличия в поиске ложных путей в комбинационных схемах и схемах с памятью и представляются алгоритмы поиска ложных путей, основанные на операциях над ROBDD-графами и построении булевой разности для выбранного пути. Приводится алгоритм определения существования установочной последовательности в условиях ограничений на её длину и его модификация, связанная с возможностью доставки тестовой пары для не робастно тестируемой неисправности задержки пути. Автором разработана его

программная реализация как часть программной реализации алгоритма поиска ложных путей в схемах с памятью. Демонстрируются экспериментальные результаты поиска ложных путей в последовательностных схемах в условиях ограничения на длину тестовой последовательности.

Третья глава посвящена построению входной последовательности, обнаруживающей робастно тестируемые неисправности задержек путей. Рассмотрены недостатки методов сканирования, которые широко используются для тестирования подобных неисправностей. Указаны преимущества использования тестовых пар соседних векторов при тестировании задержек путей. Акцентируется внимание на удобстве компактного представления всех тестовых пар в виде ROBDD-графа. Приведен алгоритм получения всех тестовых пар соседних наборов для робастно тестируемых неисправностей задержек пути, а затем представлен основанный на нем разработанный автором алгоритм построения входной последовательности, обнаруживающей робастно тестируемые неисправности задержек пути. В рамках алгоритма рассмотрены ситуации, при которых соседние булевы векторы тестовой пары отличаются 1) по входной переменной и 2) по внутренней переменной. Представлены результаты экспериментов по обнаружению робастно тестируемых неисправностей задержек путей для схем с памятью (в условиях задания множества всех тестовых пар соседних булевых векторов) на моделях реальных схем.

В четвертой главе предлагается подход к маскированию неисправностей задержек путей в предположении доступности входов и выходов маскируемой схемы. Предлагается использовать булеву разность для рассматриваемого пути с целью построения множества входных наборов, на которых значение на выходе схемы должно быть скорректировано. Приводится описание алгоритмов для одновыходной и многовыходной схем. Представлены результаты экспериментов маскирования неисправностей задержек одиночных путей и групп из трех путей на моделях реальных схем.

1 Основные понятия и определения

Пусть некоторое техническое устройство имеет входы и выходы (входные и выходные полюсы). Через входные полюсы осуществляется воздействие окружающей среды на устройство, а через выходные полюсы наблюдается реакция устройства на входные воздействия и, возможно, осуществляется воздействие устройства на внешнюю среду.

Пусть сигналы (их модели), поступающие на устройство, и его наблюдаемые сигналы определенны на конечном множестве значений, в частности на множестве {0,1}. Поступление сигналов и их наблюдение

выполняются в определенные моменты времени. Поведение устройства вне этих моментов времени не рассматривается. Такие устройства принято называть дискретными.

Если реакция устройства в момент времени г зависит только от входного воздействия в момент времени г, то устройство называют комбинационным.

Если реакция устройства в момент времени г зависит не только от входного воздействия в момент времени г, но и от воздействий, поступавших на устройство ранее, то устройство называется последовательностным или устройством с памятью.

Сначала рассмотрим математические модели, описывающие поведение и структуру комбинационных дискретных устройств.

1.1 Комбинационные схемы 1.1.1 Логические элементы

Под элементом будем понимать объект, который характеризуется множеством полюсов и множеством булевых функций. Различают входные и выходные полюсы элемента. Имея к входных полюсов и V выходных полюсов,

элемент реализует систему из V булевых функций от к переменных. Элементу, как правило, сопоставляется некоторое техническое устройство.

Ограничимся в работе рассмотрением элементов с к входными полюсами и одним выходным полюсом. Будем называть такие элементы (к ,1) -полюсниками. Каждый из них реализует одну булеву функцию. Среди (к ,1) -полюсников особую

роль играют вентили, реализующие элементарные булевы функции: И, ИЛИ, НЕ И, НЕ ИЛИ, НЕ. К вентилям в последнее время относят элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и его инверсию, реализующую функцию эквивалентности.

1.1.2 Комбинационные логические сети

Структура комбинационного дискретного устройства описывается логической сетью, показывающей, из каких элементов дискретное устройство состоит и как они связаны между собой.

Дадим индуктивное определение комбинационной логической сети (комбинационной схемы).

1. Всякий элемент е есть комбинационная схема. Полюсами этой схемы являются полюсы элемента е;

2. Если 5 - комбинационная схема, е - элемент, не содержащийся в 5, то результат включения е в 5, обозначенный через 5', есть также комбинационная схема. Включение выполняется следующим образом. Входные полюсы элемента е отождествляются с полюсами схемы 5 так, что каждый полюс элемента е отождествляется не более чем с одним полюсом схемы 5. Полюсами схемы 5' являются полюсы схемы 5 , выходные полюсы элемента е и те входные полюсы этого элемента, которые не отождествлены с полюсами схемы 5 ;

3. Других комбинационных схем нет.

На рисунке 1.1 представлены схема 5, элемент е и схема 5'.

6'

г —► г

—► П —Г —►

е

—£

5'

Рисунок 1.1 - Добавление элемента е в схему £

Комбинационная схема задается ориентированным графом, в котором выделены вершины, называемые полюсами. Это значит, что комбинационная схема является ориентированной сетью. Вершины, не являющиеся полюсами (внутренние вершины сети), сопоставлены логическим элементам - отсюда название "логическая сеть". В дальнейшем термины "комбинационная схема" и "комбинационная логическая сеть" будем использовать как синонимы. Из определения комбинационной схемы вытекают ее следующие свойства:

1. В комбинационной схеме отсутствуют ориентированные циклы;

2. Элементы схемы можно пронумеровать таким образом, что выход элемента с номером I не может быть отождествлен с входом элемента с номером j, если ] < I.

Комбинационная схема и система булевых функций являются математическими моделями, описывающими, соответственно, структуру и поведение дискретных устройств. Комбинационная схема является компактным представлением системы булевых функций, задающих поведение схемы.

Выделяют задачи анализа и синтеза комбинационных схем.

1.1.3 Задачи анализа и синтеза

Задача анализа формулируется следующим образом: по заданной комбинационной схеме (комбинационной логической сети) построить систему

булевых функций. Проиллюстрируем ее решение на примере одновыходной схемы. Пусть комбинационная схема представлена на рисунке 1.2.

Рисунок 1.2 - Комбинационная схема

Ее элементы сопоставлены элементарным булевым функциям. Двигаясь от выхода к входам, получим булеву функцию / — Х^Х^ V Х-[Х2 V ХцХ-^Х^ V Х2Х3Х4 .

Функция получена заменой полюсов, сопоставляемым выходам элементов, функциями этих элементов от их входных переменных и использованием одного из дистрибутивных законов.

Задачи анализа комбинационной логической сети разнообразны и связаны, например, с построением тестовых наборов, обнаруживающих искажения (неисправности) сети, с многозначным моделированием сети и др. В данной работе основное внимание будет уделено задачам анализа, ориентированным на выявление задержек сигналов в сети, которые не удается предусмотреть заранее и их маскированию, а также определению ложных путей в схемах с памятью.

Задача синтеза заключается в построении по системе булевых функций и заданному множеству элементов, реализующих функционально полную систему булевых функций, комбинационной схемы, как правило, с определенными свойствами.

1.2 Определение автомата

Поведение дискретных последовательностных устройств описывается математической моделью, называемой автоматом.

Автомат - это пятерка объектов < X, Q, У , у, р>, где X - входной алфавит; У - выходной алфавит; Q - внутренний алфавит или множество состояний автомата; у - функция переходов; р - функция выходов.

Функция у определяется на множестве X х Q и принимает значения на множестве Q:

У: X х Q ^ Q.

Функция р также определяется на множестве X х Q и принимает значения на множестве У :

р:Xх Q ^ У.

Предполагается, что алфавиты X, Q, У конечны.

Напомним, что дискретные устройства функционируют в дискретные моменты (такты) времени ? = 1, 2, 3, .... Если в момент времени t устройство находится в состоянии q(t), ) е Q и на него поступает входное воздействие х^), х(?) е X, то на выходе устройства появляется реакция у(?) = р(х^), )), у(?) е У и устройство переходит в состояние +1) = у(х(?), )). Здесь речь идет об автоматной модели Мили.

1.2.1 Таблицы переходов и выходов

Этот способ задания автоматов основан на представлении автомата двумя таблицами с одинаковым числом строк и столбцов. Строки таблицы обычно сопоставляются символам входного алфавита X, а столбцы - символам внутреннего алфавита Q (состояниям).

В таблице переходов элемент (/, ^ представляет состояние, определяемое

значением функции у(х, q), в которое автомат перейдет в момент времени ь +1,

если в момент времени ь он находится в состоянии q, сопоставляемом j -му

столбцу, и его входной символ х принимает значение, сопоставляемое I -й строке.

В таблице выходов элемент (/, ]) представляет символ выходного алфавита

в момент времени t, определяемый значением функции р(х, д), если в момент

Список литературы диссертационного исследования кандидат наук Чернышов Семен Владимирович, 2022 год

Список использованной литературы

1. Du D. H. C. On the general false path problem in timing analysis / D. H. C. Du, S. H. E. Yen, S. Ghanta // Design Automation Conference (DAC 1989) : proceedings of 26th International Conference. Las Vegas, USA, June 25-29, 1989. -Las Vegas, 1989. - Р. 555-560.

2. Zeng J. False Timing Path Identification Using ATPG Techniques and Delay-Based Information / J. Zeng, M. Abadir, J. Abraham // Design Automation Conference (DAC 2002) : proceedings of 39th International Conference. New Orleans, USA, June 10, 2002. - New Orleans, 2002. - Р. 562-565.

3. Gharaybeh M. A. False-Path Removal Using Delay Fault Simulation / M. A. Gharaybeh, V. D. Agrawal, M. L. Bushnell, C. G. Parodi // Journal of Electronic Testing. - 2000. - Vol. 16, № 5. - Р. 463-476.

4. Marques F. S. A New Approach to the Use of Satisfiability in False Path Detection / F. S. Marques, R. P. Ribas, S. Sapatnekar, A. I. Reis // Great Lakes Symposium on VLSI (GLSVLSI 2005) : proceedings of the 15th ACM International Symposium. Chicago, USA, April 17-19, 2005. - Chicago, 2005. - Р. 308-311.

5. Соловьев Р.А. Статистический анализ быстродействия с учетом реконвергенции проводящих путей и вариации фронтов / Р.А. Соловьев, А.Л. Глебов, С.В. Гаврилов // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2008. - № 1. - С. 24-29.

6. Соловьев Р.А. Обнаружение ложных путей в цифровых схемах на основе логических импликаций / Р.А. Соловьев, А.Л. Глебов, С.В. Гаврилов // Известия высших учебных заведений. Электроника. - 2007. - № 2. - С. 78-85.

7. Соловьев Р.А. Статический временной анализ с обнаружением ложных проводящих путей на основе логических импликаций / Р.А. Соловьев, А.Л. Глебов, С.В. Гаврилов // Проблемы разработки перспективных микроэлектронных систем (МЭС): сборник трудов всероссийской научно-технической конференции. Подмосковье, 09-13 октября, 2006. - Москва, 2006. - № 1. - С. 22-28.

8. Кудин Д. В. Повышение быстродействия логических схем за счет выявления ложных путей и синтеза схем, в которых задержки каждого пути обнаружимы : дис. ... канд. техн. наук / Д. В. Кудин. - Москва, 2018. - 106 с.

9. Сапожников В.В. Теоремы анализа для обнаружения неисправности типа "временная задержка" / В.В. Сапожников, Вл.В. Сапожников, А.А. Лыков // Электронное моделирование. - 2004. - Т. 26б, № 3. - С. 83-93.

10. Matrosova A. ROBDDs Application for Finding the Shortest Transfer Sequence of Sequential Circuit or Only Revealing Existence of this Sequence without Deriving the Sequence itself / A. Matrosova, V. Andreeva, A. Melnikov // IEEE East-West Design & Test Symposium (EWDTS 2016): proceedings of 14th international conference. Yerevan, Armenia, October 14-17, 2016. - Yerevan, 2016. - P. 513-516.

11. Matrosova A.Yu. Properties of pairs of test vectors detecting path delay faults in high performance VLSI logical circuits / A.Yu. Matrosova, V.B. Lipskii // Automation and Remote Control. - 2015. - Vol. 76, № 4. - P. 658-667.

12. Matrosova A.Y. Finding false paths in sequential circuits / A.Y. Matrosova, V.V. Andreeva, S.V. Chernyshov, S.V. Rozhkova, D.V. Kudin // Russian Physics Journal. - 2018. - Vol. 60, № 10. - P. 1837-1844.

13. Matrosova A. Finding False Paths for Sequential Circuits Using Operations on ROBDDs / A. Matrosova, S. Ostanin, S. Chernyshov // International Symposium on On-Line Testing and Robust System Design (IOLTS 2018) : proceedings of IEEE 24th International Symposium. Platja d'Aro, Spain, July, 02-04, 2018. - Platja d'Aro, 2018. -P. 240-242.

14. Матросова А. Ю. Поиск ложных путей в логических схемах из двухвходовых вентилей с использованием операций над ROBDD-графами / А. Ю. Матросова, С. А. Останин, С. В. Чернышов // Новые информационные технологии в исследовании сложных структур : материалы Двенадцатой конференции с международным участием. Алтайский край, пос. Катунь, 04-08 июня 2018 г. -Томск, 2018. - С. 88-89.

15. Чернышов С. В. Поиск ложных путей в последовательностных схемах с использованием ROBDD / С. В. Чернышов, А. Ю. Матросова // Математическое и

программное обеспечение информационных, технических и экономических систем : материалы VI Международной молодежной научной конференции. Томск, 24-26 мая 2018. - Томск, 2018. - С. 3-9.

16. Takahashi H. On Diagnosing Multiple Stuck-at Faults using Multiple and Single Fault Simulation in Combinational Circuits / H. Takahashi, K. O. Boateng, K. K. Saluja, Y. Takamatsu // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2002. - Vol. 21, № 3. - P. 362-368.

17. Hughes J. L. A. An Analysis of the Multiple Fault Detection Capabilites of Single Stuck-At Fault Test Sets / J. L. A. Hughes, E. J. McCluskey // International Test Conference (ITC 1984) : proceedings of International Conference. Philadelphia , USA, October 16-18, 1984. - Philadelphia, 1984. - P. 52-58.

18. Fujita M. Efficient SAT-based ATPG Techniques for All Multiple Stuck-At Faults / M. Fujita, A. Mishenko // International Test Conference (ITC 2014) : proceedings of International Conference. Seattle, USA, October 20-23, 2014. - Seattle, 2014. - P. 1-10.

19. Agrawal A. Compact and complete test set generation for multiple stuck-faults / A. Agrawal, A. Saldanha, L. Lavagno, A. L. Sangiovanni-Vincentelli // International Conference on Computer-Aided Design (ICCAD) : proceedings of International Conference. San Jose, USA, November 10-14, 1996. San Jose, 1996. - P. 212-219.

20. Shah T. Testing Multiple Stuck-at Faults of ROBDD based Combinational Circuit Design / T. Shah, A. Matrosova, B. Kumar, M. Fujita, V. Singh / Journal of Electronic Testing: Theory and Applications, 2018. - Vol. 34, № 1. - P. 1-6.

21. Согомонян Е. С. Самопроверяемые схемы и системы, защищенные от неисправностей / Е. С. Согомонян, Е. В. Слабаков. - М.: Радио и связь. - 1989. -158 с.

22. Mei K.C.Y. Bridging and Stuck-at Faults / K.C.Y. Mei // IEEE Trans. Computers. - 1974. - Vol, C-23. - P. 720-727.

23. Rodriguez-Montanes R. Bridging Defects Resistance Measurements in a CMOS Process / R. Rodriguez-Montanes, E. Bruls and J. Figueras // International Test

Conference (ITC 1992) : Proceedings of International Conference. Baltimore, USA, September 20-24, 1992. - Baltimore, 1992. - P. 892-896.

24. Stroud C. A New Bridging Fault Model for More Accurate Fault Behavior / C. Stroud, J. Emmert, J. Bailey // Automatic Test Conference (AUTOTESTCON 2000): proceedings of International Conference. Anaheim, USA, September 21, 2000. -Anaheim, 2000. - P. 481-485.

25. Согомонян Е.С. Построение дискретных устройств с диагностикой в процессе функционирования / Е.С. Согомонян // Автоматика и телемеханика. -№ 11. - 1971. - C.153-160.

26. Аксенова Г.П. Синтез схем встроенного контроля для автоматов с памятью / Г.П. Аксенова, Е.С. Согомонян // Автоматика и телемеханика. - № 9. -1971. - C.170-179.

27. Mak G.P. The Design of PLAs with concurrent error detection / G.P. Mak, J.A. Abraham, E.S. Davidson // Fault-Tolerant Computing Symposium (FTCS 1982) : proceedings of 12th Internation Symposium. Santa Monica, USA, June 22-24, 1982. -Santa Monica, 1982. - P. 303-310.

28. Mine.H. Basic properties and construction method for fail-safe logic systems / H. Mine, Y. Koga // IEEE Transactions Electronic Computers. -1967. - P. 282-289.

29. Nicolaidis M. Fail-safe interfases for VLSI: theoretical foundations and implementations / M. Nicolaidis // IEEE Transactions on Computers. - Vol. C-47, № 1. - 1998. - P. 62-77.

30. Goessel M. Self-Parity Combinational Circuits for Self-Testing, Concurrent Fault Detection and Parity Scan Design / M. Goessel, E.S. Sogomonyan // VLSI Test Symposium (VTS 1993) : proceedings 11th IEEE Internatonal Symposium. Atlantic City, USA, April 06-08, 1993. - Atlantic City, 1993. - P. 103-111.

31. Goessel M. Code Disjoint Self-Parity Combinational Circuit for Self-Testing, Concurrent Fault Detection and Parity Scan Design / M. Goessel, E.S. Sogomonyan // VLSI Test Symposium (VTS 1994) : proceedings 12th IEEE Internatonal Symposium. Cherry Hill, USA, April 25-28, 1994. - Cherry Hill, 1994. - P. 151-157.

32. Touba N.A. Logic Synthesis of Multilevel Circuits with Concurrent Error Detection / N.A. Touba, E.J. McCluskey // IEEE Transactions on Computer-Aided design. - 1997. - Vol. 16, № 7. - P. 783-789.

33. Marouf M.A. Design of self-checking checkers for Berger codes / M.A. Marouf, A.D. Friedman // Fault-Tolerant Computing Symposium (FTCS 1978) : proceedings of 8th Internation Symposium. Toulouse, France, June 21-23, 1978. -Toulouse, 1978. - P. 179-184.

34. Piestrark S. J. Design of fast self-checking checkers of a class of Berger codes / S. J. Piestrark // IEEE Transactions on Computers. - 1987. - Vol. 36. - P. 629-634.

35. Lo J. The design of fast totally self - checking Berger checkers based on Berger code portioning / J. Lo, S. Thanawastien // Fault-Tolerant Computing Symposium (FTCS 1988) : proceedings of 18th Internation Symposium. Tokyo, Japan, June 27-30, 1988. - Tokyo, 1988. - P. 226-231.

36. Rao T. R. N. Novel totally self-checking Berger code checker design based on generalized Berger code partitioning / T. R. N. Rao, G. L. Feng, M. S. Kolluru, J. C. Lo // IEEE Transactions on Computers. - 1993. - P. 1020-1024.

37. Pierce D.A. Modular implementation of efficient self-checking checkers for Berger code / D.A. Pierce, P.K. Lala. // Journal Electronic Testing: Theory and Applications. - 1996. - C-36. -P. 279-294.

38. Anderson D. A. Design of Totally Self-Checking Check Circuits for m-out-of-n Codes / D. A. Anderson, Metze G // IEEE Transactions on Computers. - 1973. -Vol. 22. - P. 263-269.

39. Матросова А.Ю. Синтез самотестируемых детекторов неупорядоченных кодов / А.Ю. Матросова, Н.Б. Буторина // Вестник ТГУ. Приложение. - 2007. -№23. - С. 221-228.

40. Matrosova A. Yu. Self-Checking Synchronous Sequential Circuit Design for Unidirectional Error / A. Yu. Matrosova, S. A. Ostanin // IEEE European Test Workshop (ETW 98) : proceedings. Stiges, Spain, May 27-29, 1998. - Stiges, 1998. -P. 44-51.

41. Matrosova A. Multiple stuck-at fault and path delay fault testable circuit / A. Matrosova, V. Andreeva, A. Melnikov, E. Nikolaeva // IEEE East-West Design & Test Symposium (EWDTS 2008): proceedings of 7th international conference. Kharkov, Ukraine, October 09-12, 2008. - Kharkov, 2008. - P. 356-364.

42. McCluskey E. J. Built-in Self-Test Structures / E. J. McCluskey // IEEE Design & Test of Computers. - April, 1985. - P. 21-36.

43. Agrawal V. D. A Tutorial on Built-In-Self-Test, Part 2: Applications / V. D. Agrawal, С R. Kime, K. K. Saluja // IEEE Design & Test of Computers. - Vol.10, №2.

- 1993. - P. 69-77.

44. Marouf M. A. Efficient design of self-checking checker for any mout-of-n code / M. A. Marouf, A. D. Friedman // IEEE Transactions on Computers. - June, 1978.

- P. 482-490.

45. Bolchini C. Self-Checking FSMs Based on a Constant instance State Encoding / C. Bolchini, R. Montandon, P. Salice, D. Sciuto // Defects on Fault Tolerance in VLSI Systems : proceedings of 11th IEEE International Symposium. Austin, USA, November 02-04 1998. - Austin, 1998. - P. 269-277.

46. Матросова А. Ю. Синтез самопроверяемых синхронных последовательностных устройств / А. Ю. Матросова, C. A. Останин // Международная сибирская конференция по исследованию операций : материалы международной конференции. Новосибирск, 22-27 июня, 1998. - Новосибирск, 1998. - 132 с.

47. Матросова А. Ю. Синтез самопроверяемых синхронных автоматов / А.Ю. Матросова, С.А. Останин // Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе : труды международной конференции. Ялта-Гурзуф, Украина, 15-24 мая, 1998. - Ялта-Гурзуф, 1998. - Ч. 2. - С. 173-179.

48. Matrosova A. Yu. Self-Checking Synchronous FSM Network Design / A. Yu. Matrosova, S.A. Ostanin // 4th IEEE International On-Line Testing Workshop (IOLTW 1998): rompendium of papers. Capri, Italy, July 06-08, 1998. - Capri, 1998. - P. 9499.

49. Levin I. Totally Self-Checking FPGA based FSM / I. Levin, A. Yu. Matrosova, V. Sinelnikov, S. A. Ostanin // 5th IEEE International On-Line Testing Workshop (IOLTW 1999): ^mpendium of papers. Rhodes, Greece, July 03-05, 1999. - Rhodes, 1999. - P. 11-15.

50. Матросова А.Ю. Синтез самопроверяемых синхронных устройств и сетей из них / А.Ю. Матросова, СА. Останин // Новые информационные технологии в исследовании дискретных структур : материалы конференции. Екатеринбург, 02-05 ноября, 1998. - Екатеринбург, 1998. - C. 173-179.

51. Матросова А. Ю. К синтезу самопроверяемых комбинационных схем / А. Ю. Матросова, С. А. Останин // Всесибирские чтения по математике и механике : тезисы докладов. Россия, Томск, 17-20 июня, 1997. - Томск, 1997. -Ч. 1. - C. 160-161.

52. Fujita M. Incremental atpg methods for multiple faults under multiple fault models / M. Fujita, N. Taguchi, K. Iwata, A. Mishchenko // Quality Electronic Design : proceedings of 16th International Symposium. Santa Clara, USA, March 02-04, 2015. -Santa Clara, 2015. - P. 177-180.

53. Jacob J. Gtbd faults and lower bounds on multiple fault coverage of single fault test sets / J. Jacob, N. N. Biswas // International Test Conference (ITC 1987) : proceedings of International Conference. Washington, USA, September 01-03, 1987. -Washington, 1987. - P. 849-855.

54. Kim Y. C. Multiple faults: modeling, simulation and test / Y. C. Kim, V. D. Agrawal, K. K. Saluja // Asia and South Pacific Design Automation Conference and VLSI Design (ASP-DAC/VLSI Design 2002) : proceedings International Conference. Bangalore, India, January 11, 2002. - Bangalore, 2002. - P. 592-597.

55. Moore C. J. Test pattern generation for multiple stuck-at faults not covered by test patterns for single faults / C. J. Moore, P. Wang, A. M. Gharehbaghi, M. Fujita // International Symposium on Circuits and Systems (ISCAS) : proceedings of International Symposium. Baltimore, USA, May 28-31, 2017. - Baltimore, 2017. - P. 1-4.

56. Shah T. ROBDD based Path Delay Fault Testable Combinational Circuit Synthesis / T. Shah, A. Matrosova, V. Singh // IEEE East-West Design & Test Symposium (EWDTS 2016): proceedings of 14th international conference. Yerevan, Armenia, October 14-17, 2016. - Yerevan, 2016. - P. 181-184.

57. Matrosova A. PDF Testability of Circuits Derived by Special Covering ROBDDs with Gates / A. Matrosova, E. Nikolaeva, D. Kudin, V. Singh // IEEE East-West Design & Test Symposium (EWDTS 2012) : proceedings of 10th international conference. Kharkov, Ukraine, September 14-17, 2012. - Kharkov, 2012. - P. 1-5.

58. Sivaraman M. A Unified Approach for Timing Verification and Delay Fault Testing / M. Sivaraman, A. Strojwas. - Boston, Kluwer Academic Publishers. - 1998. -176 p.

59. Krstic A. Delay Fault Testing for VLSI Circuits / A. Krstic, K. Cheng. -Boston, Kluwer Academic Publishers. - 1998. - 212 p.

60. Ashar P. Path-delay-fault testability properties of multiplexor-based networks / P. Ashar, S. Devadas, K. Keutzer. // Integration, the VLSI Journal. - 1993. - Vol. 15, № 1. - P. 1-23.

61. Chakrabarti S. Synthesis of symmetric functions for path-delay fault testability. / S. Chakrabarti, S. Das, D. K. Das, B. B. Bhattacharya // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - September, 2000. - P. 1076-1081.

62. Ke W. Delay-testable implementations of symmetric functions / W. Ke, P. R. Menon // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - June, 1995. - P. 772-775.

63. Le K. T. Test time reduction to test for path-delay faults using enhanced random-access scan / K. T. Le, D. H. Baik, K. K. Saluja // 20th International Conference on VLSI Design held jointly with 6th International Conference on Embedded Systems (VLSID'07) : proceedings. Bangalore, India, January 06-10, 2007. - Bangalore, 2007. - P. 769-774.

64. Matrosova A. Path delay faults and enf. / A. Matrosova, V. Lipsky, A. Melnikov, and V. Singh // IEEE East-West Design & Test Symposium (EWDTS 2010)

: proceedings of 8th international conference. St. Petersburg, Russia, September 17-20, 2010. - St. Petersburg, 2010. - P. 164-167.

65. Matrosova A. Delay testable sequential circuit designs / A. Matrosova, E. Mitrofanov, V. Singh // IEEE East-West Design & Test Symposium (EWDTS 2013) : proceedings of 11th international conference. Rostov-on-Don, Russia, September 2730, 2013. - Rostov-on-Don, 2013. - P. 1-4.

66. Mitra R. On designing robust path-delay fault testable combinational circuits based on functional properties / R. Mitra, D. K. Das, B. B. Bhattacharya // 2014 IEEE Computer Society Annual Symposium on VLSI : proceedings of Internation Symposium. Tampa, USA, July 09-11, 2014. - Tampa, 2014. - P. 202-207.

67. Pomeranz I. Design-for-testability for improved path delay fault coverage of critical paths / I. Pomeranz, S. M. Reddy // VLSI Design (VLSID 2008) : proceedings of 21st International Conference. Washington, USA, January 04-08, 2008. -Washington, 2008. - P. 175-180.

68. Rahaman H. A simple delay testable synthesis of symmetric functions / H. Rahaman, D. K. Das // Asian Applied Computing Conference (AACC 2004) : proceedings of second International Conference. Kathmandu, Nepal, October 29-31, 2004. - Kathmandu, 2004. - P. 263-270.

69. Rao S. K. Estimating power supply noise and its impact on path delay / S. K. Rao, C. Sathyanarayana, A. Kallianpur, R. Robucci, C. Patel // IEEE 30th VLSI Test Symposium (VTS 2012) : proceedings. Maui, USA, April 23-25, 2012. - Maui, 2012. -P. 276-281.

70. Siebert M. Delay fault coverage increasing in digital circuits / M. Siebert, E. Gramatova // 2013 Euromicro Conference on Digital System Design (DCD 2013) : proceedings of International Conference. Los Alamitos, USA, September 04-06, 2013. - Los Alamitos, 2013. - P. 475-478.

71. Smith G. L. Estimating power supply noise and its impact on path delay / G. L. Smith // International Test Conference (ITC 1985) : proceedings of International Conference. Philadelphia, USA, November 19-21, 1985. - Philadelphia, 1985. - P. 342-349.

72. Tehranipoor M. Test and Diagnosis for Small Delay Defects / M. Tehranipoor, K. Peng, K. Chakraborty. - Springer-Verlag New York, 1 edition, 2012. -Vol. 4. - 349 p.

73. Матросова, А. Ю. Свойства пар тестовых наборов, обнаруживающих неисправности задержек путей в логических схемах VLSI высокой производительности / А. Ю. Матросова, В. Б. Липский // Автоматика и телемеханика. - 2015. - № 4. - С. 135-148.

74. Pomeranz I. Transition Path Delay Faults: A New Path Delay Fault Model for Small and Large Delay Defects / I. Pomeranz, S. M. Reddy // In IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 2008. - Vol. 16, № 1. - P. 98-107.

75. Siebert M. Parameterized Critical Path Selection for Delay Fault Testing / M. Siebert, E. Gramatova // Design and Diagnostics of Electronic Circuits & Systems (DDECS 2015) : proceedings of 18th International Conference. Belgrade, Serbia, April 22-24, 2015. - Belgrade, 2015. - P. 153-156.

76. Sparmann U. E. Improving path delay fault testability by path removal / U. E. Sparmann, L. Koller // IEEE 16th VLSI Test Symposium (VTS 1998) : proceedings. Monterey, USA, April 26-30, 1998. - Monterey, 1998. - P. 200-208.

77. Tekumalla R. C. On test set generation for efficient path delay fault diagnosis / R. C. Tekumalla // VLSI Test Symposium (VTS 2000) : proceedings 18th IEEE Internatonal Symposium. Montreal, Canada, April 30-May 04, 2000. - Montreal, 2000. - P. 343-348.

78. Heragu K. Improving accuracy in path delay fault coverage estimation / K. Heragu, J. H. Patel, V. D. Agrawal // VLSI Design (VLSID 1996) : proceedings of 9th International Conference. Bangalore, India, January 03-06, 1996. - Bangalore, 1996. -P. 422-425.

79. Tragoudas S. Testing for path delay faults using test points / S. Tragoudas, N. Denny // Defect and Fault Tolerance in VLSI Systems (EFT 99) : proceedings of International Symposium. Albuquerque, USA, November 01-03, 1999. - Albuquerque, 1999. - P. 86-94.

80. Jha N. H. Synthesis of multi-level combinational circuits for complete robust path delay fault testability / N. H. Jha, I. Pomeranz, S. M. Reddy, R. I. Miller // The Twenty-Second International Symposium on Fault-Tolerant Computing (FTCS-22) : digest of papers. Boston, USA, July 08-10, 1992. - Boston, 1992. - P. 280-287.

81. Sivaraman M. Primitive path delay fault identification / M. Sivaraman, A. J. Strojwas // VLSI Design (VLSID 1997) : proceedings of 10th International Conference. Hyderabad, India, January 04-07, 1997. - Hyderabad, 1997. - P. 95-100.

82. Schulz M. H. Advanced automatic test pattern generation techniques for path delay faults / M. H. Schulz, K. Fuchs, F. Fink // The Nineteenth International Symposium on Fault-Tolerant Computing (FTCS-19) : digest of papers. Chicago, USA, June 21-23, 1989. - Chicago, 1989. - P. 44-51.

83. Tsai Sh. A false-path aware Formal Static Timing Analyzer considering simultaneous input transitions / Sh. Tsai, C. Huang // Design Automation Conference (DAC 2009) : proceedings of 46th International Conference. San Francisco, USA, July 26-31, 2009. - San Francisco, 2009. - P. 25-30.

84. Armstrong D. B. On Finding a Nearly Minimal Set of Fault Detection Tests for Combinational Logic Nets / D. B. Armstrong // Electronic Computers, IEEE Transactions on. - 1966. - Vol. 15, № 1. - P. 312-321.

85. Agrawal V. D. Designing Circuits with Partial Scan / V. D. Agrawal, R.T. Cheng, D.D. Johnson, T.S. Lin // IEEE Design & Test of Computers. - 1988. - Vol. 5, № 2. - P. 8-15.

86. Fu Y. Hu. Localized Random Access Scan: Towards Low Area and Routing Overhead / Y. Hu. Fu, X. Fan, H. Fujiwara // Asia and South Pacific Design Automation Conference : proceedings of 13th the International Conference. Seoul, Korea, January 21-24, 2008. - Seoul, 2008. - P. 565-570.

87. Adiga R. On Minimization of Test Application Time for RAS / R. Adiga, G. Arpit, V. Singh, K.K. Satuja, H. Fujivara, A.D. Singh // VLSI Design (VLSID 2010) : proceedings of 23st International Conference. Bangalore, India, February 03-07, 2010. - Bangalore, 2010. - P. 393-398.

88. Matrosova A.Yu. Constructing a Sequence Detecting Robustly Testable Path Delay Faults in Sequential Circuits / A.Yu. Matrosova, S.V. Chernyshov, O.Kh. Kim, E.A. Nikolaeva // Automation and Remote Control. - 2021. - Vol. 82, № 11. - P. 19491965.

89. Матросова А. Ю. Построение последовательности, доставляющей тестовую пару для робастно тестируемой неисправности задержки пути / А. Ю. Матросова, С. В. Чернышов // Новые информационные технологии в исследовании сложных структур : материалы Тринадцатой Международной конференции. Томск, 07-09 сентября 2020 г. - Томск, 2020. - С. 137.

90. Матросова А.Ю. Алгоритмы построения последовательности, доставляющей тестовые пары для робастно тестируемых PDFs с использованием операций над ROBDD-графами / А.Ю. Матросова, С.В. Чернышов // Математическое и программное обеспечение информационных, технических и экономических систем : материалы Международной научной конференции. Томск, 28-30 мая 2020. - Томск, 2020. - С. 169-178.

91. Andreeva V. Finding the Shortest Transfer Sequence of Sequential Circuit Based On Simplified ROBDDs / V. Andreeva, S. Chernyshov // IEEE East-West Design & Test Symposium (EWDTS 2017) : proceedings of 15th International Conference. Novi Sad, Serbia, September 29 - October 02, 2017. - Novi Sad, 2017. -P. 126-128.

92. Чернышов С. В. Построение кратчайшей установочной последовательности последовательностной схемы с использованием ROBDD / С. В. Чернышов, В. В. Андреева // Математическое и программное обеспечение информационных, технических и экономических систем : материалы V Международной молодежной научной конференции. Томск, 19-20 мая 2017 г. - Томск, 2017. - С. 3-7.

93. Matrosova A. Yu. Finding Test Pairs for PDFs in Logic Circuits Based on Using Operations on ROBDDs / A.Yu. Matrosova, V.V. Andreeva, E.A. Nikolaeva // Russian Physics Journal. - 2018. - Vol. 61, № 5. - P. 994-999.

94. Kotasek Z. Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences / Z. Kotasek, J. Skarvada, J. Strnadel //

Design and Diagnostics of Electronic Circuits & Systems (DDECS 2010) : proceedings of 13th International Conference. Vienna, Austria, April 14-16, 2010. - Vienna, 2010. -P. 364-369.

95. Efanov D. Sum Code Formation with Minimum Total Number of Undetectable Errors in Data Vectors / D. Efanov, V. Sapozhnikov, Vl. Sapozhnikov, D. Nikitin // IEEE East-West Design & Test Symposium (EWDTS 2015) : proceedings of 13th International Conference. Batumi, Georgia, September 26-29, 2015. - Batumi, 2015. - P. 141-148.

96. Efanov D.V. Two-Modulus Codes with Summation of One-Data Bits for Technical Di-agnostics of Discrete Systems / D.V. Efanov, V. Sapozhnikov, Vl. Sapozhnikov // Automatic Control and Computer Sciences. - 2018. - Vol. 52, № 1. -P. 5-21.

97. Lin C. C. Logic synthesis for engineering change / C. C. Lin, K. C. Chen, S. C. Chang, M. Sadovska, K. I. Cheng // Design Automation Conference (DAC 1995) : proceedings of 32th International Conference. San Francisco, USA, June 12-16, 1995. -San Francisco, 1995. - P. 647-652.

98. Veneris A. Design error diagnosis and correction via test vector simulation / A. Veneris, I. Hajj // IEEE Transaction on Computer Aided Design of Integrated Circuits and Systems. - 1999. - Vol. 18, № 12. - P. 1803-1816.

99. Chang K. H. Fixing design errors with counter examples and resynthesis / K. H. Chang, I. L. Markov, V. Bertacco // Asia and South Pacific Design Automation Conference (DAC 2007) : proceedings of 44th International Conference. Yokohama, Japan, January 23-26, 2007. - Yokohama, 2007. - P. 944-949.

100. Krishnavami S. DeltaSyn: An efficient logic difference optimizer for ECO synthesis / S. Krishnavami, H. Ren, N. Modi, R. Puri // 2009 IEEE/ACM International Conference on Computer-Aided Design : proceedings of International Conference. -San Jose, USA, November 02-05, 2009. - San Jose, 2009. - P. 789-796.

101. Cheng A. C. Resource-aware functional ECO patch generation / A. C. Cheng, H. R. Jiang, J. Y. Jou // Design, Automation & Test in Europe Conference &

Exhibition (DATE 2016) : proceedings of International Conference. Dresden, Germany, March 14-18, 2016. - Dresden, 2016. - P. 1036-1041.

102. Dao A. Q. Efficient computation of ECO patch functions / A. Q. Dao, N. Z. Lee, L. C. Chen, M. P. H. Lin, R. J. H. Jiang, A. Mishchenko, R. Brayton // Annual Design Automation Conference (DAC 2018) : proceedings of the 55th International Conference. San Francisco, USA, June 24-29, 2018. - San Francisco, 2018. - № 51. -P. 1-6.

103. Matrosova A. Forming Patch Functions and Combinational Circuit Rectification / A. Matrosova, S. Chernyshov, G. Goshin, D. Kudin // IEEE East-West Design & Test Symposium (EWDTS 2018): proceedings of 16th international conference. Kazan, September 14-17, 2018. - Kazan, 2018. - P. 726-730.

104. Matrosova A. Masking Robust Testable PDFs [Electronic resource] / A. Matrosova, S. Ostanin, S. Chernyshov // Proceedings of 2019 IEEE East-West Design & Test Symposium (EWDTS 2019). Batumi, Georgia, September 13-16, 2019. - 2019. - Article number 8884420. - 4 p. - URL: https://ieeexplore.ieee.org/document/8884420 (access date: 05.04.2022). - DOI: 10.1109/EWDTS.2019.8884420.