Исследование методов функционального тестирования ПЛИС с оптимизацией трафика данных при верификации тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Горчакова Мария Алексеевна

• Горчакова Мария Алексеевна
• кандидат наук
• 2025

Оглавление диссертации кандидат наук Горчакова Мария Алексеевна

Введение

Актуальность работы

Степень разработанности

Цель и задачи

Научная новизна

Теоретическая и практическая значимость

Методология и методы исследования

Положения, выносимые на защиту

Достоверность

Личный вклад

Апробация работы

Публикации

Структура и объем работы

Глава 1. Современные подходы к верификации цифровых микросхем

1.1. Роль верификации в проектировании цифровых устройств

1.2. Классификация методов верификации

1.3. Проблемы существующих подходов

1.4. Требования к новой системе тестирования

1.5. Постановка задачи исследования

Выводы к главе

Глава 2. Архитектура генератора контрольных кодов с поддержкой пакетной передачи данных

2.1. Обзор методов тестирования и верификации на основе тестовых векторов

2.2. Особенности работы и варианты реализации представленной архитектуры

2.3. Архитектура генератора с поддержкой пакетной обработки

2.4. Сравнительный анализ архитектур СRC

2.5. Реализация и интеграция в тестовый стенд

Выводы к главе

Глава 3. Алгоритмы автоматизированной генерации тестовых векторов

3.1. Проблематика генерации тестовых векторов для цифровых микросхем

3.3. Комбинированный алгоритм оптимизации генерации входных векторов

Этап 3. Жадный алгоритм и алгоритм Дейкстры

3.4. Реализация алгоритма в программной среде

3.5. Экспериментальное применение и анализ

Выводы к главе

Глава 4. Алгоритмы приоритизации трафика данных

4.1. Архитектурные ограничения классических решений

4.2. Типовая схема приоритизации

4.3. Предлагаемая архитектура конвейерного процессора

4.4. Обработка и приоритизация трафика

4.5. Реализуемые алгоритмы QoS

4.6. Реализация ЯТЬ-модели на Verilog, симуляция трафика и анализ характеристик системы

4.7. Особенности и новизна предложенной архитектуры

4.8. Сравнительный анализ предложенной и типовой архитектур

Выводы к главе

Глава 5. Программно-аппаратная реализация верификационного стенда

5.1. Существующие решения для функционального тестирования и их особенности

5.2. Общая структура предлагаемого программно-аналитического комплекса

5.3. Формат задания временных диаграмм

5.4. Система автоматической генерации и загрузки тестов

5.5. Реализация адаптивного QoS-контроля

5.6. Интеграция с системой анализа покрытия

5.7. Преимущества и недостатки разработанного программно-аналитического комплекса под тестовый стенд

Выводы к главе

Заключение

СПИСОК ЛИТЕРАТУРЫ

Введение

Тестирование микросхем представляет собой одну из ключевых операций в системе обеспечения качества микроэлектронного производства [1, 2]. Основной задачей данного этапа является не только проверка электрических параметров с целью выявления заведомо дефектных изделий, но и тестирование на стадии настройки полузаказных интегральных схем, включая программируемые логические интегральные схемы (ПЛИС) и базовые матричные кристаллы (БМК). Также тестирование используется в качестве завершающего этапа проверки логики функционирования цифровых интегральных схем (ЦИС) [3].

Введение диссертации (часть автореферата) на тему «Исследование методов функционального тестирования ПЛИС с оптимизацией трафика данных при верификации»

Актуальность работы

С ростом степени интеграции микросхем существенно усложняется задача достижения рационального баланса между требованиями к производительности, затратами на разработку, сроками проектирования и тестирования, а также показателями надёжности и устойчивости к внешним воздействиям [4]. В связи с этим наиболее актуальные задачи в области микроэлектроники связаны с поиском эффективных методов сокращения времени разработки и тестирования, а также с обеспечением высокого выхода годных изделий. Тестирование является неотъемлемой частью как процесса проектирования, так и последующей верификации интегральных схем. От эффективности применяемых методов тестирования напрямую зависят ключевые показатели разработки: сроки выполнения проекта, уровень автоматизации, степень покрытия функциональных сценариев, а также надёжность и устойчивость готовых изделий [5, 6]. В этой связи задачи оптимизации и автоматизации тестирования приобретают стратегическое значение для современных микроэлектронных технологий.

Для проектов с ограниченной логической сложностью (до нескольких сотен логических узлов) применяются методы верификации, основанные на выгрузке

тестовых векторов из программ-симуляторов (QuestaSim, NQauncher, Quartus и т.п.) [7] с последующим сравнением фактических результатов с результатами моделирования. Выгрузка тестовых векторов и сравнение результатов происходит по большей части вручную, а сам маршрут не является оптимально автоматизированным, поскольку требует установки дополнительных сторонних программ и сильных навыков в написании скриптов. Одним из наиболее перспективных решением данной проблемы является использование готовых тестовых стендов для верификации цифровых ИС. Такие стенды позволяют выгружать тестовые вектора в унифицированном стандарте, а фактические и эталонные результаты сравниваются с помощью встроенного программного обеспечения.

Внесение изменений в тесты или их самостоятельная разработка требует определённых знаний и опыта как в области логики функционирования устройства, так и в написании тестов на языках описания аппаратуры. Существуют стандартные упрощённые шаблоны тестирования, которые подходят для верификации базовых блоков с ограниченным числом входов и выходов (не более 4-8 сигналов). Однако подобные подходы оказываются недостаточными при тестировании более сложных цифровых или аналоговых компонентов с разветвлённой логикой и множеством интерфейсов.

В случае современных проектов средней и высокой сложности (например, с числом логических элементов свыше 10 тысяч и множеством взаимодействующих блоков), проверки, основанные исключительно на выгрузке тестовых векторов из симуляторов, уже не обеспечивают достаточного уровня функционального охвата. Это означает, что достигаемый процент покрытия -доля кода, условий и переходов, реально проверенных тестами -не достигает приемлемых значений (например, 90100%), необходимых для подтверждения корректной и надёжной работы устройства во всех режимах [8].

Программируемая логическая интегральная схема (ПЛИС) представляет

собой универсальное цифровое устройство, структура которого включает в себя массив логических блоков, программируемую коммутационную матрицу, встроенные тактовые генераторы, а также интерфейсные элементы (в том числе порты ввода-вывода, мультиплексоры и буферы) [9, 10]. Основное преимущество ПЛИС заключается в возможности многократного перепрограммирования, что делает её особенно удобной для быстрой разработки и прототипирования цифровых устройств.

Процесс проектирования ПЛИС включает несколько этапов: формулирование требований, написание RTL-описания (на языках Verilog или VHDL), синтез, размещение и трассировку, генерацию конфигурационного файла, а также программирование устройства [11]. На каждом из этих этапов, начиная с моделирования логики и заканчивая прошивкой на реальную аппаратную платформу, требуется проведение функциональной верификации и тестирования. Более того, даже после завершения проектирования, при переносе проекта на конкретную ПЛИС, также необходимы контрольные процедуры для проверки корректности функционирования устройства в условиях реального времени и внешних воздействий.

Когда приобретение промышленного верификационного стенда экономически нецелесообразно [8], а сокращение времени тестирования становится критически важным, особенно актуальной становится задача разработки новых методов описания временных диаграмм. Эти методы должны быть ориентированы на разработчиков, не обладающих высокой квалификацией в области программирования на языках описания аппаратуры (таких как Verilog или VHDL), и при этом обеспечивать достаточную формализацию и выразительность для описания сложных сценариев тестирования. Традиционные подходы к тестированию уже не обеспечивают требуемого уровня производительности и надёжности из-за постоянного усложнения цифровых микросхем. В связи с этим особенно актуальными становятся задачи исследования и разработки новых

алгоритмов, направленных на повышение производительности, сокращение временных затрат, а также автоматизацию процессов генерации, запуска и анализа тестов в рамках верификации цифровых устройств.

Степень разработанности

Вопросы верификации цифровых микросхем, включая ПЛИС, активно развиваются в последние десятилетия в связи с ростом сложности проектируемых устройств и повышением требований к их надёжности [2, 9]. На современном этапе сформированы основные направления верификации, включающие функциональное тестирование, использование тестовых векторов, симуляцию на уровне RTL (Register Transfer Level), формальную верификацию, методы встроенного самотестирования (BIST, Built-In Self-Test), а также тестирование на основе требований -метод, при котором сценарии проверки формируются в соответствии с заранее определёнными функциональными и эксплуатационными спецификациями устройства [2, 3, 4, 5]. Тестирование на основе требований позволяет обеспечить целенаправленный и полноформатный охват всех предусмотренных режимов работы, включая пограничные и отказоустойчивые ситуации. В контексте такого подхода особое внимание уделяется разработке универсальных тестовых стендов, которые обеспечивают автоматическую проверку соответствия требованиям, удобную трассировку отклонений и переносимость верификационных процедур между различными проектами и средами разработки [10].

На уровне алгоритмов предлагаются методы ускорения тестирования и автоматизации генерации тестовых воздействий [12], включая применение форматов табличного описания временных диаграмм, что снижает требования к квалификации разработчика и повышает читаемость тестов. Однако большинство существующих решений основаны либо на ручной работе с HDL-языками

(Hardware Description Language), либо на применении специализированных программных платформ (фреймворков), представляющих собой заранее заданные каркасы для построения тестовых систем [11, 14]. Такие фреймворки, как правило, требуют глубокой интеграции и значительных усилий по конфигурации, при этом не всегда обеспечивая необходимую гибкость и масштабируемость для адаптации под конкретные проекты.

С точки зрения тестирования на физическом уровне, актуальны методы анализа отказов, самовосстановления, репликации логики, внедрения специальных прошивок и программно-аппаратной коверфикации. Однако интеграция этих методов с автоматизированной генерацией временных диаграмм и средствами оценки покрытия остаётся недостаточно проработанной. Отсутствие унифицированного подхода к описанию тестов, который был бы одновременно понятен инженеру и пригоден для автоматической обработки, ограничивает возможности расширения и повторного использования решений. Это, в свою очередь, препятствует масштабированию процессов верификации -то есть их применимости к проектам с различной архитектурной сложностью, объёмом логики и количеством сценариев тестирования [13].

Таким образом, несмотря на наличие большого числа исследований в области тестирования и верификации цифровых микросхем, остаются не полностью решёнными вопросы унификации методов описания тестов, повышения автоматизации генерации воздействий и адаптации решений к различным этапам проектирования ПЛИС [14, 15].

В рамках данной работы рассмотрены существующие методы тестирования, а также разработаны и проанализированы новые алгоритмы, направленные на повышение скорости тестирования, автоматизацию процессов и увеличение покрытия кода -показателя, отражающего долю логических путей, условий и состояний, проверяемых в процессе верификации [14, 15]. Особое внимание уделено применимости данных решений к проектам на ПЛИС, включая этапы

функциональной верификации и аппаратной отладки. Вместе с тем предложенные методы обладают универсальностью и могут быть адаптированы для тестирования базовых матричных кристаллов (БМК), а также интегральных схем с высокой степенью интеграции (СБИС), что расширяет область их практического применения [15, 16].

Цель и задачи

Целью диссертационной работы является разработка архитектурных, алгоритмических и программных методов, направленных на сокращение времени функционального тестирования ПЛИС, повышение процента покрытия кода и автоматизацию верификационных процедур. В рамках достижения поставленной цели реализована программная часть системы, обеспечивающая пакетную обработку тестов и механизм приоритизации трафика данных на основе алгоритмов QoS (Quality of Service), с возможностью интеграции в аппаратные верификационные стенды, ориентированные на современные цифровые устройства.

Для достижения поставленной цели были решены следующие научно-технические задачи:

1) Проанализированы существующие подходы к функциональному тестированию цифровых микросхем на различных этапах жизненного цикла ПЛИС, включая верификацию на уровне RTL, интеграционное тестирование до вывода в производство, а также проверки после конфигурации на целевом устройстве.

2) Реализована программная система формирования тестов с автоматическим преобразованием векторов в команды для цифровых генераторов и анализаторов.

3) Продемонстрирована возможность применения разработанных алгоритмов для тестирования широкого спектра цифровых ИС.

4) Выполнено сравнение предлагаемых подходов с традиционными средствами тестирования по таким критериям, как скорость (время выполнения тестов), сложность реализации (объём кода, число зависимостей), гибкость (возможность адаптации под разные блоки и условия), процент покрытия (доля проверенных логических ветвлений, %, по данным анализа покрытия), возможность повторного использования (применимость к другим проектам или блокам без доработки) и трудоёмкость модификации тестов (время на внесение изменений, человеко-часы).

5) Проведена серия экспериментов на программно-аппаратном комплексе для тестирования ПЛИС. Полученные результаты подтвердили применимость предложенных алгоритмов в задачах автоматизированной верификации ПЛИС и продемонстрировали потенциал их дальнейшего масштабирования.

Научная новизна

1) Впервые предложен метод пакетной передачи данных на основе архитектуры генератора контрольных кодов сокращающий время тестирования на 25%.

2) Разработан комбинированный алгоритм оптимизации генерации входных тестовых векторов, сочетающий методы графовой матрицы покрытия и адаптивного выбора последовательностей, что позволило сократить общее время генерации тестов и тестирования на 20%.

3) Впервые применён метод динамической приоритизации трафика на основе алгоритма QoS (Quality of Service) в рамках высоконагруженных верификационных систем, что позволило повысить производительность и надёжность верификационного процесса на 20%.

Теоретическая и практическая значимость

Теоретическая значимость работы заключается в разработке и обосновании новой архитектуры генератора контрольных кодов с возможностью пакетной передачи данных, а также в создании комбинированного алгоритма генерации входных тестовых векторов. Полученные результаты вносят вклад в развитие теории верификации цифровых микросхем, в том числе в части оптимизации времени тестирования, повышения покрытия и адаптивного управления ресурсами верификационных систем.

Предложенные методы построения временных диаграмм, алгоритмы оптимизации тестов и модели приоритизации передачи данных расширяют теоретические основы проектирования и тестирования цифровых устройств, а также могут служить базой для дальнейших исследований в области автоматизации верификации и разработки интеллектуальных тестовых систем.

Практическая значимость работы обусловлена возможностью применения разработанной архитектуры генератора контрольных кодов и аналитического программного обеспечения в реальных верификационных стендах. Использование предложенного подхода позволяет:

1) сократить общее время тестирования цифровых устройств;

2) достичь 100% покрытия кода при минимизации ручного вмешательства;

3) обеспечить гибкую настройку передачи и обработки тестовых векторов;

4) повысить надёжность и отказоустойчивость тестируемых систем за счёт внедрения алгоритма QoS.

Разработанные методы и инструменты адаптированы для применения в условиях промышленного производства, а также в образовательных и исследовательских лабораториях, специализирующихся на проектировании и верификации ПЛИС и СБИС в области микро- и наноэлектроники.

Методология и методы исследования

В качестве методологической базы работы использованы принципы системного подхода к верификации цифровых микросхем и проектированию встроенных средств тестирования. Методология основана на комплексном применении теоретических и экспериментальных подходов к анализу архитектур цифровых устройств, алгоритмов генерации тестов и программно-аппаратной реализации верификационных стендов [15, 16].

В ходе выполнения исследования применялись следующие методы:

1) Методы теоретического моделирования и синтеза цифровых структур, включая построение схем генераторов контрольных кодов и временных диаграмм [18, 19];

2) Методы графовой оптимизации, в частности построение матрицы покрытия и адаптация жадных алгоритмов для минимизации количества тестов [20];

3) Методы системного анализа и оценки эффективности, направленные на сравнение временных и ресурсных характеристик предложенных решений [21];

4) Методы моделирования и верификации с использованием языков описания аппаратуры (Verilog, SystemVerilog) и инструментов симуляции [22, 23, 24, 25];

5) Программные методы автоматизации, реализованные на языках высокого уровня (Python, C++) для генерации тестовых векторов, обработки результатов и реализации QoS-механизмов^б, 27, 28, 28];

6) Экспериментальные методы построения и оценки работы верификационного стенда с применением реального оборудования и анализа

полученных данных по критериям покрытия, времени и надёжности [29];

7) Методы оценки качества тестирования, включая анализ покрытия кода,

переходов состояний и устойчивости к задержкам [30].

Комплексное применение указанных методов позволило обосновать и реализовать предложенные архитектурные и алгоритмические решения, а также провести их верификацию на практике.

Положения, выносимые на защиту

1) Метод пакетной автоматизированной верификации выходных данных с модульной архитектурой генератора контрольных кодов позволяет параллельно обрабатывать данные и агрегировать нескольких CRC за один цикл тестирования.

2) Алгоритм минимизации набора тестовых входных векторов на основе графовой модели покрытия позволяет сократить объем тестирования при сохранении полной функциональной верификации, что способствует снижению времени проверки и повышению эффективности использования вычислительных ресурсов.

3) Метод управления потерями пакетов и приоритизацией трафика на основе набора алгоритмов QoS, использующий гибкую настройку параметров и конвейерную архитектуру (pipeline) обеспечивает повышение надёжности и предсказуемости передачи данных в условиях высоконагруженной верификационной среды.

Достоверность

Достоверность полученных результатов обеспечивается использованием современных методов проектирования и верификации цифровых устройств, а также сопоставлением теоретических выводов с экспериментальными данными,

полученными на реальном оборудовании.

Разработанные архитектурные и алгоритмические решения реализованы программно и аппаратно в рамках экспериментального верификационного стенда. Проведено множество симуляционных и натурных экспериментов, подтверждающих работоспособность предложенных подходов. Полученные результаты продемонстрировали устойчивое сокращение времени тестирования и рост показателей покрытия по сравнению с традиционными методами.

Применение формальных методов контроля и независимой оценки результатов, включая сравнение с эталонными средствами верификации, а также использование общепринятых метрик (например, процент покрытия кода, пропускная способность, время генерации) подтверждают корректность и воспроизводимость проведённого исследования.

Разработка велась с учётом инженерных ограничений, а программное обеспечение тестировалось на различных проектах с отличающейся архитектурой цифровых блоков, что свидетельствует о широкой применимости и достоверности результатов.

Личный вклад

Теоретические и практические результаты были получены автором лично, либо при непосредственном участии автора. Большая часть обработки экспериментальных данных была проделана автором самостоятельно.

Апробация работы

Работа была представлена на выступлениях на следующих конференциях и опубликована в следующих сборниках тезисов:

1. Горчакова М. А., Кочетков Д. В. Цифровой умножитель частоты с

подавлением температурных эффектов первого порядка для базового матричного кристалла на базе КНИ 90 нм // Международный форум "Микроэлектроника - 2020". Школа молодых ученых "Микроэлектроника -2020". XIII Международная конференция "Кремний - 2020". XII Школа молодых ученых и специалистов по актуальным проблемам физики, материаловедения, технологии и диагностики кремния, нанометровых структур и приборов на его основе. Сборник тезисов. - Москва, 2020. - С. 287-290.

2. Kochetkov D. V., Gorchakova M. A., Enns A. V., Kachura S. A., Belousov E. O. High-Hnearity radiation-hardened segmented 12-bit digital-to-analog converter using binary-weighted switches // Proceedings of the 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus 2021). - 2021. - С. 2568-2571.

3. Горчакова М. А. Разработка тестового стенда для верификации программируемых логических интегральных схем // Микроэлектроника-2022. Школа молодых ученых. Сборник тезисов конференции. - 2022.

4. Горчакова М. А. Метод тестирования проектов ПЛИС на основе тестового стенда // 65-я научная конференция МФТИ. Сборник тезисов. - 2022.

5. Горчакова М. А. Современные методы тестирования ПЛИС // Российский форум "Микроэлектроника 2023". Сборник тезисов 9-й научной конференции. - Москва, 2023. - С. 847-849.

6. Горчакова М. А., Елизаров С. Г., Гончаров С. В., Тельминов О. А. Разработка конвейерного сетевого процессора для повышения качества обслуживания сетевого трафика // Кремний-2024. Тезисы докладов XV конференции по актуальным проблемам физики, материаловедения, технологии и диагностики кремния, нанометровых структур и приборов на его основе. -Иркутск, 2024. - С. 80.

7. Горчакова М. А., Елизаров С. Г., Гончаров С. В., Тельминов О. А. Методы повышения качества обслуживания трафика нагруженных сетей с применением высокоскоростного тракта обработки сетевых пакетов // Российский форум "Микроэлектроника 2024". 10-я научная конференция "ЭКБ и микроэлектронные модули". Сборник тезисов. - Москва, 2024. - С. 1139-1140.

Публикации

1. Горчакова М. А. Разработка IP-блока цифрового DLL для полузакзанных микросхем серии 5540ТН014 // Наноиндустрия. - 2020. - № S96-2. - С. 605-608.

2. Горчакова М. А., Кочетков Д. В. Цифровой умножитель частоты с подавлением температурных эффектов первого порядка для базового матричного кристалла на базе КНИ 90 нм // Наноиндустрия. - 2020. - Т. 13, № S5-3 (102). - С. 869-871.

3. Горчакова М. А. Исследование и анализ разработанных реализаций DET-триггеров // Наноиндустрия. - 2021. - Т. 14, № S7 (107). - С. 832-833.

4. Горчакова М. А., Тельминов О. А., Горнев Е. С. Архитектура высокоскоростного генератора CRC для верификационных систем на ПЛИС // Наноиндустрия. - 2025. - направлено в печать.

5. Горчакова М. А., Тельминов О. А., Горнев Е. С. Гибко настраиваемая архитектура конвейерного сетевого процессора для приоритизации трафика в КМОП-устройствах // Наноиндустрия. - 2025. - направлено в печать.

Структура и объем работы

Диссертационная работа включает в себя список сокращений, введение, четыре главы, заключение, список работ, опубликованных по теме диссертации, список литературы и содержит 109 странниц, 9 рисунков и 9 таблиц.

Во введении обоснована актуальность разработки методов функционального тестирования ПЛИС и цифровых микросхем, поставлены цели и задачи исследования, охарактеризованы научная новизна, теоретическая и практическая значимость работы. Сформулированы основные положения, выносимые на защиту.

В главе 1 выполнен обзор существующих подходов к верификации цифровых устройств на различных этапах проектирования. Отмечены проблемы традиционных методов: высокая трудоёмкость, недостаточная автоматизация, слабая адаптивность. Обоснована необходимость внедрения новых архитектур и алгоритмов, способных повысить производительность и полноту покрытия при тестировании. Сформулированы требования к новой системе верификации и поставлена исследовательская задача.

Глава 2 посвящена разработке архитектуры генератора контрольных кодов с поддержкой пакетной передачи данных. Приведено описание модульной структуры генератора контрольных кодов, реализующей агрегацию значений и финализацию при обработке пакетов произвольной длины. Реализована табличная схема вычислений, обеспечивающая высокую пропускную способность. Выполнено сравнение предложенной архитектуры с существующими по критериям скорости, гибкости и использования ресурсов ПЛИС.

В главе 3 разработан комбинированный алгоритм оптимизации генерации входных тестовых векторов. Использованы графовые модели переходов, построение булевых матриц покрытия и алгоритм Дейкстры для минимизации числа векторов. Представлены примеры построения маршрутов, обеспечивающих

новизну покрытия и сокращение общего времени тестирования.

Глава 4 описывает программно-аппаратную реализацию верификационного стенда с гибкой архитектурой. Описаны интерфейсы взаимодействия, модули генерации временных диаграмм, загрузки и анализа тестов. Предложен способ приоритизации трафика с использованием алгоритмов QoS. Реализован конвейерный сетевой процессор, адаптирующий обработку пакетов на основе их приоритетов. Приведены сценарии адаптивного управления трафиком.

В главе 5 приведено описание программно-аналитического комплекса, в рамках которого выполнялось тестирование разработанных методик и алгоритмов с последующим внедрением.

Глава 1. Современные подходы к верификации цифровых микросхем

В условиях возрастающей сложности цифровых микросхем и увеличения объёмов данных, подлежащих верификации, возникает потребность в более производительных и масштабируемых решениях для контроля корректности передаваемой информации. Одним из ключевых компонентов, обеспечивающих достоверность данных, является генератор контрольных кодов. Традиционные реализации CRC не всегда удовлетворяют требованиям к скорости и гибкости, особенно при верификации интерфейсных или потоковых систем с высокой частотой передачи данных.

В данной главе выполнен обзор современных подходов к верификации цифровых устройств на различных этапах проектирования. Проведён анализ существующих методов функционального тестирования, моделирования и формальной верификации. Рассмотрены их преимущества и ограничения при применении к сложным программируемым логическим интегральным схемам и системам на кристалле.

Особое внимание уделено проблемам традиционных подходов - высокой трудоёмкости, недостаточной автоматизации, ограниченной адаптивности при росте масштабов проектов и существенной зависимости качества тестирования от человеческого фактора. Ручное написание тестов и сценариев требует высокой квалификации инженера, что увеличивает вероятность ошибок, снижает воспроизводимость результатов и затрудняет масштабирование процесса.

Обоснована необходимость разработки усовершенствованных архитектур и алгоритмов, направленных на повышение производительности, сокращение времени тестирования и увеличение полноты покрытия кода.

На основании анализа сформулированы требования к эффективной системе функциональной верификации и поставлена общая исследовательская задача, реализуемая в последующих главах.

1.1. Роль верификации в проектировании цифровых устройств

Современные цифровые микросхемы обладают всё большей сложностью и интеграцией, что требует качественно нового подхода к их тестированию и верификации [31]. Ошибки, обнаруженные на поздних этапах проектирования, могут привести к существенным затратам, связанным с повторной разработкой или отказом изделия на этапе производства [32]. Поэтому верификация становится неотъемлемой частью проектного цикла и оказывает прямое влияние на надёжность и время вывода изделия на рынок.

Список литературы диссертационного исследования кандидат наук Горчакова Мария Алексеевна, 2025 год

СПИСОК ЛИТЕРАТУРЫ

1. Kester, W. Testing Data Converters [Электронный ресурс] / W. Kester, D.Sheingold. // Analog Devices - 2015. —https://www.analog.com/media/en/training-seminars/design-handbooks/Data-Conversion-Handbook/Chapter2.pdf.

2. И.Е. Зуйков, Электроника. Цифровая электроника: методическое пособие для студентов заочной формы обучения специальности 1-38 02 03 «Техническое обеспечение безопасности» [Текст] / Зуйков И.Е., Владимирова Т.Л., Кондратюк Н.В. - Минск: БНТУ, 2011. - 243 с.

3. Clifford E. Cummings. Are Advanced Verification Methodologies Required to Test FPGA Designs

4. Mehdi Baradaran Tahoori. Application-Dependent Diagnosis of FPGAs, Proceeding of 2004 International Conference on Test, 2004.

5. Yong-Bo Liao, Ping Li, Ai-Wu Ruan, Yi-Wen Wang, Wen-Chang Li. A HW/SW Co- Verification Technique for FPGA Test // Journal of Electronic Science and Technology of China, 2009, vol. 1, no. 4, pp. 390-394.

6. Cinzia Bernardeschi, Luca Cassano and Andrea Domenici. Failure probability of SRAM-FPGA systems with Stochastic Activity Networks, Proceeding of the 14th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems, 2011.

7. Chi-Feng Wu, Cheng-Wen Wu. Testing and Diagnosing Dynamic Reconfigurable FPGA, Computer Science, 2000, vol. 10, no. 3, pp. 321-333.

8. Л.Г. Гагарина, Эффективный метод локализации ошибок при проектировании специализированных БИС [Текст] /Гагарина Л.Г., Гайдук И.О., Кремер Е.А., Можжухина А.В. // Известия вузов. Электроника - 2019. № 24(5) с. 530-538.

9. Б.И. Григорьев, Элементная база и устройства цифровой техники

[Электронный ресурс] / Григорьев Б.И. // Санкт-Петербург: Санкт-Петербургский национальный исследовательский университет информационных технологий, механики и оптики - 2012 —https://books.ifmo.ru/file/pdf/886.pdf.

10. Л.Г. Нидеккер, Проектирование цифровых схем на основе БМК с использованием стандартных элементов [Текст] / Нидеккер Л.Г., Шмигельский В.Н., Эннс В.И. // Электронная техника. Серия 3: Микроэлектроника. 2016. № 1 (161). с. 23-25.

11. Д. Гречищев, Маршрут и методика проектирования микросхемы контроллера класса «системы на кристалле» для SD-карт стандарта SDHC [Электронный ресурс] / Д.Гречищев, Я.Губин, А. Руткевич, Д.Строганов, Г.Шишкин // Компоненты и технологии - 2012. № 11

- с. 154-158. —https://kit-e.ru/wp-content/uploads/136154.pdf

12. Tool Qualification and Assessment Process Guidance for Active-HDL Code Coverage. Revision 1.4. 2010. Aldec, inc.

13. А. Пирогов. Проектирование интегральных схем и их функциональных узлов [Электронный ресурс] / А. Пирогов // Воронеж: Воронежский государственный технический университет - 2014 - https://www.kit-e.ru/assets/files/pdf/2005_03_116.pdf.

14. В.Б. Стешенко, Основы VHDL Verilog как средства проектирования цифровых устройств: учебное пособие [Электронный ресурс] / Стешенко В.Б., Попова Т.И., Малашевич Д.В. - М: МИЭТ, 2006. -

15. А.В. Карпов, Электроника. Основы цифровой электроники: учебное пособие [Текст] / Карпов А.В., Калабанов С.А., Ишмуратов Р.А. - Казань: Изд-во Казан. унта, 2019. - 75 с.

16 Е.Ф. Певцов, Автоматизированное проектирование цифровых схем [Текст] Учебное пособие / Певцов Е.Ф., Тарасов И.Е., Миннебаев В.М. - М., Московский

технологический университет (МИРЭА), 2016

17. С.А. Корнев, Синтез и моделирование микросхемы двухканального формирователя прямоугольных импульсов [Электронный ресурс] / Корнев С.А., Андреев В.В. // Электронный журнал: наука, техника и образование. 2020. №2 1 (28) - https://nto-journal.ru/uploads/articles/72ea9a2ad8956fb5924ec29d68cf7b13.pdf

18. Горчакова М. А., Кочетков Д. В. Цифровой умножитель частоты с подавлением температурных эффектов первого порядка для базового матричного кристалла на базе КНИ 90 нм // Наноиндустрия. - 2020. - Т. 13, № S5-3 (102). - С. 869-871.

19. Каршенбойм И. SystemVerilog и улучшение отладки проектов // Нано- и микросистемная техника. - 2016. - № 9. - С. 45-52.

20. Dalmia R., Gupta R., Singh S. A Systematic Literature Review on Test Case Minimization // CEUR Workshop Proceedings. - 2022. - Vol. 3283. - P. 103-115. -Режим доступа: https://ceur-ws.org/Vol-3283/Paper103.pdf (дата обращения: 01.08.2025).

21. Ульянов М. В. Ресурсно-эффективные компьютерные алгоритмы [Электронный ресурс] / М. В. Ульянов. - (Институт проблем управления РАН). - 200X. - 150 с. (примерный объём). - Режим доступа: https://www. ipu. ru/sites/default/files/publications/31326/13558-

31326. %D0%92.%20%D0%A0%D0%B5%D 1%81%D1 %83 %D 1%80%D1%81%D0% BD%D0%BE-

%20%D 1%8D%D1%84%D 1%84%D0%B5%D0%BA%D1%82%D0%B8%D0%B2% D0%BD%D 1%8B%D0%B5%20%D0%BA%D0%BE%D0%BC%D0%BF%D1%8C% D 1%8E%D1%82%D0%B5%D1 %80%D0%BD%D1%8B%D0%B5%20%D0%B0%D0 %BB%D0%B3%D0%BE%D1%80%D0%B8%D1%82%D0%BC%D 1 %8B.pdf (дата обращения: 01.08.2025).

22. Sapre S. System Verilog based Generic Verification Methodology for IPs/ASICs/SOCs: A Case Study [Электронный ресурс]. - 2010. - Режим доступа:

https://www.design-reuse.com/article/59616-system-verilog-based-generic-verification-methodology-for-ips-asics-socs-a-case-study-/ (дата обращения: 01.08.2025).

23. SystemVerilog Assertion Based Verification of AMBA-AHB [Электронный ресурс]. - Режим доступа: https://www.semanticscholar.org/paper/SystemVerilog-Assertion-Based-Verification-of-Gurha-

Khandelwal/011f1efacced893cb68534e7f19870237a7ea810 (дата обращения: 01.08.2025).

24. Litterick M., Ivankovic A., Arsov B., Kumar A. Hard Math — Easy UVM: Pragmatic solutions for verifying hardware algorithms using UVM [Электронный ресурс]. - 2024.

- Режим доступа: https://arxiv.org/abs/2412.04919 (дата обращения: 01.08.2025).

25. Menon A. et al. A Novel SystemVerilog Assertion Dataset [Электронный ресурс].

- 2025. - Режим доступа: https://arxiv.org/abs/2503.08923 (дата обращения: 01.08.2025).

26. Lukasczyk S., KroiB F., Fraser G. Automated Unit Test Generation for Python [Электронный ресурс]. - 2020. - Режим доступа: https://arxiv.org/abs/2007.14049 (дата обращения: 01.08.2025).

27. Zhang X., Ma X., Yan J., Cui B., Yan J., Zhang J. Improving Test Case Generation for Python Native Libraries Through Constraints on Input Data Structures [Электронный ресурс]. - 2022. - Режим доступа: https://arxiv.org/abs/2206.13828 (дата обращения: 01.08.2025).

28. Zhang Y., Lu Q., et al. CITYWALK: Enhancing LLM-Based C++ Unit Test Generation via Project-Dependency Awareness and Language-Specific Knowledge [Электронный ресурс]. - 2024. - Режим доступа: https://arxiv.org/abs/2501.16155 (дата обращения: 01.08.2025).

29. Liu C., Xu X., Chen Z., Wang B. A Universal-Verification-Methodology-Based Testbench for the Coverage-Driven Functional Verification of an Instruction Cache Controller // Electronics. — 2023. — Vol. 12, № 18. — 3821. — Режим доступа:

https://doi.org/10.3390/electronics12183821 (дата обращения: 01.08.2025)

30. Richter D., Berg C. Exact Gap Computation for Code Coverage Metrics in ISO-C [Электронный ресурс]. - 2012. - Режим доступа: https://arxiv.org/abs/1202.6121 (дата обращения: 15.06.2025).

31. Слинкин Д. И. Анализ современных методов тестирования и верификации проектов сверхбольших интегральных схем // Программные продукты и системы. - 2017. - № 2. - С. 198-204.

32. Каплин А. В., Власов А. В. Верификация цифровых устройств: современные подходы и инструменты // Электронная техника. Серия 3: Микроэлектроника. -2019. - № 2 (188). - С. 21-28.

33. Bergeron J. Writing Testbenches Using SystemVerilog. - Springer, 2012. - 500 p.

34. Bhasker J., Chadha R. SystemVerilog for Verification: A Guide to Learning the Testbench Language Features. - Springer, 2020. - 674 p.

35. Clarke E. M., Grumberg O., Peled D. Model Checking. - MIT Press, 1999. - 314 p.

36. Janick B. Coverage-Driven Verification Methodology // IEEE Design & Test of Computers. - 2010. - Vol. 27, No. 3. - P. 70-77.

37. Albinet A., Wagner P. Continuous Integration for Hardware Design // Proceedings of DVCon Europe. - 2018. - P. 1-8.

38. Sapre S. SystemVerilog Based Generic Verification Methodology for IPs/ASICs/SOCs: A Case Study [Электронный ресурс]. - 2010. - Режим доступа: https://www.design-reuse.com/article/59616 (дата обращения: 01.04.2025).

39. Abdulkhaleq A., Wagner S. A controlled experiment for the empirical evaluation of safety analysis techniques for safety-critical software [Электронный ресурс]. - 2016. -Режим доступа: https://arxiv.org/abs/1612.00330 (дата обращения: 01.08.2025).

40. Liu C., Xu X., Chen Z., Wang B. A Universal-Verification-Methodology-Based Testbench for the Coverage-Driven Functional Verification of an Instruction Cache

Controller // Electronics. - 2023. - Vol. 12, No. 18. - P. 3821. - Режим доступа: https://doi.org/10.3390/electronics12183821 (дата обращения: 01.08.2025).

41. Kalajdzic K., et al. Requirements Tracing and Coverage in Hardware Verification // Proceedings of IEEE International High Level Design Validation and Test Workshop. -2015. - P. 23-28.

42. Amrouch H., et al. Machine Learning for Coverage Prediction in Functional Verification // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2021. - Vol. 40, No. 11. - P. 2247-2259.

43. Ульянов М. В. Ресурсно-эффективные компьютерные алгоритмы [Электронный ресурс]. - Москва: Институт проблем управления РАН, 2020. - 150 с. - Режим доступа: https://www.ipu.ru/sites/default/files/publications/31326 (дата обращения: 01.08.2025).

44. Abramovici M., Stroud C.E. BIST-Based Delay-Fault Testing in FPGAs, Journal of Electronic Testing, 2003, vol. 19, pp. 549-558.

45. Bradley F. Dutton, Charles E. Stroud. Built-In Self-Test of Configurable Logic Blocks in Virtex-5 FPGAs // 41st Southeastern Symposium on System Theory, 2009.

46. Горчакова М. А. Разработка IP-блока цифрового DLL для полузакзанных микросхем серии 5540ТН014 // Наноиндустрия. - 2020. - № S96-2. - С. 605-608.

47. Горчакова М. А. Исследование и анализ разработанных реализаций DET-триггеров // Наноиндустрия. - 2021. - Т. 14, № S7 (107). - С. 832-833.

48. Красников Г.Я., Горнев Е.С., Матюшкин И.В. Общая теория технологии и микроэлектроника: часть 2. Вопросы метода и классификации // Электронная техника. Сер. 3: Микроэлектроника. - 2017. - № 4(168). - С. 16-41.

49. Foster, H. Part 8: The 2022 Wilson Research Group Functional Verification Study [Электронный ресурс] / H. Foster // Verification Horizons. - 2022. - 12 дек. - Режим доступа: https: //blogs. sw. siemens. com/verificationhorizons/2022/12/12/part-8-the-

2022-wilson-research-group-functional-verification-study/, свободный. - Загл. с экрана.

50. Mehdi Baradaran Tahoori. Application-Dependent Diagnosis of FPGAs, Proceeding of 2004 International Conference on Test, 2004.

51. Kumar M. An efficient fault detection of FPGA and memory using built-in self-test (BIST) // Expert Systems with Applications. - 2023. - Vol. 222. - Article 119582. - DOI: 10.1016/j.eswa.2023.119582.

52. Petrov B., Markovska N., Mitrevski P. Adaptive BIST for concurrent on-line testing on combinational circuits // Electronics. - 2022. - Vol. 11, No. 19. - P. 3193. - DOI: 10.3390/electronics11193193

53. Брехов О.М., Ратников М.О. Тестирование ПЛИС с помощью конвейеризированных генераторов контрольных ко-дов. Инженерный журнал: наука и инновации, 2013, вып. 11. URL: http: //engjournal. ru/catalog/it/hidden/1005. html

54. Kennedy C., Reyhani-Masoleh A. High-speed parallel CRC circuits // Proceedings of the 42nd Asilomar Conference on Signals, Systems and Computers. - 2008. - P. 18231829.

55. Henriksson T., Liu D. Implementation of fast CRC calculation // Proceedings of the Asia and South Pacific Design Automation Conference. - 2003. - P. 563-564.

56. Hamed H.F.A., Elmisery F., Elkader A.A.H.A. Implementation of low area and high data throughput CRC design on FPGA // International Journal of Advanced Research in Computer Science and Electronics Engineering. - 2012. - Vol. 1, No. 9

57. Perez A. Byte-wise CRC calculations // IEEE Micro. - 1983. - Vol. 3, No. 3. - P. 40-50.

58. Mitra J., Nayak T. Reconfigurable very high throughput low latency VLSI (FPGA) design architecture of CRC32 // Integration, the VLSI Journal. - 2017. - Vol. 56. - P. 1-

59. Walma M. Pipelined cyclic redundancy check (CRC) calculation // 16th International Conference on Computer Communications and Networks. - 2007. - P. 365-370.

60. Henriksson T., Liu D. Implementation of fast CRC calculation // Proceedings of the Asia and South Pacific Design Automation Conference. - 2003. - P. 563-564.

61. Bajarangbali, Anand P.A. Design of high speed CRC algorithm for Ethernet on FPGA using reduced lookup table algorithm // IEEE Annual India Conference (INDICON). - 2016. - P. 1-6.

62. Тяпкин С.Ю. Аппаратные реализации контрольных сумм CRC в цифровых системах // Труды МФТИ. - 2014. - Т. 6, № 4. - С. 101-110.

63. Кулаков С.Н., Мосин А.В. Методы автоматизированной верификации цифровых устройств на ПЛИС // Электронные компоненты и системы. - 2020. - №2 1. - С. 24-28.

64. Молчанов А.С., Гончаров В.М. Тестирование и верификация цифровых устройств на ПЛИС. - СПб.: БХВ-Петербург, 2012. - 368

65. Горчакова М. А., Тельминов О. А., Горнев Е. С. Архитектура высокоскоростного генератора CRC для верификационных систем на ПЛИС // Наноиндустрия. - 2025. - направлено в печать.

66. El Gamal H., Mammen J. Throughput and Latency in Finite-Buffer Line Networks // arXiv preprint. - 2010. - Режим доступа: https://arxiv.org/abs/1012.2628 (дата обращения: 01.05.2025).

67. Singh A., Sharma R. Latency and Throughput Optimization in Modern Networks: A Comprehensive Survey // arXiv preprint. - 2020. - Режим доступа: https://arxiv.org/abs/2009.03715 (дата обращения: 11.07.2025).

68. Vural S., et al. Analytical Derivation of Latency in Computer Networks // ResearchGate. - 2015. - Режим доступа:

https://www.researchgate.net/publication/280746521 (дата обращения: 14.07.2025).

69. Barakat C., Iannaccone G., Diot C. A Study on Network Performance Metrics and Their Composition // ResearchGate. - 2002. - Режим доступа: https://www.researchgate.net/publication/228948789 (дата обращения: 11.08.2025).

70. Fujiwara H., Shimono T. On the acceleration of test generation algorithms // IEEE Transactions on Computers. - 1983. - Vol. C-32, No. 12. - P. 1137-1144.

71. Abramovici M., Breuer M. A., Friedman A. D. Digital Systems Testing and Testable Design. - Computer Science Press, 1990. - 652 p.

72. Karkalatos D., Dervisoglu A., Antonopoulos C. Automated Test Vector Generation for Digital Circuits Using Graph-Based Models // Journal of Electronic Testing. - 2019. - Vol. 35. - P. 345-359.

73. Edelkamp S., Schrodl S. Heuristic Search: Theory and Applications. - Morgan Kaufmann, 2012. - 700 p.

74. Никонов А. В. Генерация тест-векторов для испытательных систем электронных модулей // Известия высших учебных заведений. Приборостроение. -2019. - № 62(9). - С. 825-831.

75. Linear Feedback Shift Register-Based Test Pattern Generators: A Comparative Study // International Journal of Computer Applications. - 2015. - Vol. 126, No. 15. - P. 1-5.

76. Скобцов Ю. А. Генетический алгоритм построения функциональных тестов арифметико-логических устройств // Кибернетика и системный анализ. - 2014. - №2 3. - С. 153-160.

77. Xia Y. A combined scalarization method for multi-objective optimization // Journal of Industrial and Management Optimization. - 2021. - Vol. 17, No. 4. - P. 1827-1846. -DOI: 10.3934/jimo.2020088.

78. Bazgan C., Jamain F., Vanderpooten D. The power of the weighted sum scalarization for multi-objective optimization problems [Электронный ресурс]. - 2021. - Режим

доступа: https://mediatum.ub.tum.de/doc/1705216/document.pdf (дата обращения: 01.09.2025).

79. Greedy Approximate Algorithm for Set Cover Problem [Электронный ресурс]. -Режим доступа: https://www.geeksforgeeks.org/dsa/greedy-approximate-algorithm-for-set-cover-problem (дата обращения: 01.09.2025).

80. Dijkstra E. W. Dijkstra's algorithm / Wikipedia. - Режим доступа: https://en.wikipedia.org/wiki/Dijkstra%27s_algorithm (дата обращения: 17.02.2025).

81. Grandoni F., et al. Set Covering with our eyes closed [Электронный ресурс]. -Режим доступа: https://people.idsia.ch/~grandoni/Pubblicazioni/GGLMSS13sicomp.pdf (дата обращения: 17.02.2025).

82. Интернет в России в 2022-2023 годах: состояние, тенденции и перспективы развития [Электронный ресурс] // Минцифры РФ. - URL: https://digital.gov.ru/uploaded/files/internet-v-rossii-v-2022-2023-godah.pdf (дата обращения: 05.03.2024)

83. Бояринцев В.И., Гусев В.Е. Программируемые сетевые процессоры: состояние и перспективы // Электронная техника. Сер. 3. - 2018. - № 6. - С. 25-30.

84. Yoshigoe K. Design and Evaluation of the Combined Input and Crossbar Queued (CICQ) Switch: дис. ... PhD. - University of South Florida, 2004. - 153 p. - URL: https://digitalcommons.usf.edu/etd/1313 (дата обращения: 15.03.2024).

85. Dally W.J., Towles B.P. Principles and Practices of Interconnection Networks. -San Francisco: Morgan Kaufmann, 2004. - 550 p.

86. Benini L., De Micheli G. Networks on Chips: A New SoC Paradigm // IEEE Computer. - 2002. - Vol. 35, No. 1. - P. 70-78.

87. Cisco Systems. Quality of Service Design Overview [Электронный ресурс]. -URL: https://www.cisco.com/c/en/us/td/docs/ios/qos (дата обращения: 20.04.2024).

88. Kommareddy K., Kodialam M. Analysis of Packet Scheduling Algorithms // Proc. of IEEE INFOCOM. - 2001. - P. 431-439.

89. Blake S., Black D., Carlson M. et al. An Architecture for Differentiated Services // RFC 2475. IETF, 1998. - 37 p.

90. Bosshart P., Gibb G., Kim H.-S. et al. P4: Programming Protocol-independent Packet Processors // ACM SIGCOMM Computer Communication Review. - 2014. - Vol. 44, No. 3. - P. 87-95.

91. Филиппов П.Н., Андреев М.С. Проектирование сетевых архитектур на ПЛИС с применением Verilog // Компоненты и технологии. - 2022. - № 3. - С. 40-45.

92. Shah A., Dighe A., et al. Design and Implementation of QoS-aware Packet Scheduler on FPGA // Proc. of VLSI Design and Test Symposium (VDAT). - Springer, 2020. - P. 68-77.

93. Горчакова М. А., Тельминов О. А., Горнев Е. С. Гибко настраиваемая архитектура конвейерного сетевого процессора для приоритизации трафика в КМОП-устройствах // Наноиндустрия. - 2025. - направлено в печать.

94. Солодовников А. П. Программно-аппаратный комплекс для ускорения функциональной верификации систем на кристалле // Вестник САПР. - 2023. - № 1 (37). - С. 15-21. - Режим доступа: https://cyberleninka.ru/article/n/programmno-apparatnyy-kompleks-dlya-uskoreniya-funktsionalnoy-verifikatsii-sistem-na-kristalle (дата обращения: 12.07.2025).

95. Комаров Е. Г. Программное и аппаратно-техническое обеспечение универсального лабораторного стенда // Автоматика и связи. - 2020. - Т. 61, № 3. - С. 42-48. - Режим доступа: https://cyberleninka.ru/article/n/programmnoe-i-apparatnoe-obespechenie-universalnogo-laboratornogo-stenda (дата обращения: 12.07.2025).

96. Санкин А. В., Пушкарь Д. А. Применение программно-аппаратного

моделирования при разработке комплексов защит и автоматики электроэнергетических систем // StudArctic Forum. - 2023. - Т. 8, №2 3. - С. 113-118. - Режим доступа: https://saf.petrsu.ru/journal/article.php?id=10842 (дата обращения: 12.07.2025).

97. Aldec. DO-254 / CTS FPGA Level In-Target Testing [Электронный ресурс]. -Режим доступа: https://www.aldec.com/en/solutions/do_254_compliance/fpga_level_in_target_testing (дата обращения: 01.09.2025).

98. Aldec. DO-254 Compliance Test Solutions [Электронный ресурс]. - Режим доступа: https://www.aldec.com/en/solutions/do_254_compliance (дата обращения: 01.09.2025).

99. Mentor Graphics. Veloce Emulation Platform [Электронный ресурс] // DesignReuse. - 2020. - Режим доступа: https://www.design-reuse.com/news/202527416-mentor-graphics-veloce-emulation-platform-used-by-imagination-for-verification-of-powervr-wizard-ray-tracing-gpu (дата обращения: 01.09.2025).

100. Cadence. Palladium Z2 Enterprise Emulation and Prototyping Platform [Электронный ресурс]. - Режим доступа: https://www.cadence.com/en_US/home/tools/system-design-and-verification/emulation-and-prototyping/palladium.html (дата обращения: 01.09.2025).

101. Mentor & National Instruments. Collaboration Speeds Test Bench Development [Электронный ресурс] // Embedded.com. - 2016. - Режим доступа: https://www.embedded.com/mentor-ni-collaboration-speeds-test-bench-development (дата обращения: 01.09.2025).

102. Singh M., Haverinen H. M., Dhagat P., Jabbour G. E. Inkjet printing process and its applications in flexible electronics // Advanced Materials. - 2010. - Vol. 22, No. 6. - P. 673-685.

103. Tobjork D., Osterbacka R. Paper electronics // Advanced Materials. - 2011. - Vol.

23, No. 17. - P. 1935-1961.

104. A Comprehensive Review on Electronics: A Technology Drift towards a Sustainable Future [Электронный ресурс] // ResearchGate. - 2022. - Режим доступа: https://www.researchgate.net/publication/365858217 (дата обращения: 01.09.2025).

105. Laser printed microelectronics // Nature Communications. - 2023. - Vol. 14. -Article 1027. - Режим доступа: https://www.nature.com/articles/s41467-023-36722-7 (дата обращения: 01.09.2025).