Отказоустойчивые элементы и устройства с многовариантным резервированием тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Никитин Максим Сергеевич

• Никитин Максим Сергеевич
• кандидат наук
• 2026

Оглавление диссертации кандидат наук Никитин Максим Сергеевич

ВВЕДЕНИЕ

1 АНАЛИЗ СУЩЕСТВУЮЩИХ МЕТОДОВ ПОВЫШЕНИЯ НАДЕЖНОСТИ ЦИФРОВЫХ ЭЛЕМЕНТОВ И УСТРОЙСТВ. ПОСТАНОВКА ЗАДАЧИ ИССЛЕДОВАНИЯ

1.1 Анализ базовых цифровых элементов интегральных микросхем

1.2 Исследование методов обеспечения надежности цифровых элементов

1.3 Математическая постановка научной задачи исследования

1.4 Выводы по главе

2 ИССЛЕДОВАНИЕ И РАЗРАБОТКА МЕТОДОВ ПАССИВНОЙ ОТКАЗОУСТОЙЧИВОСТИ С ИСПОЛЬЗОВАНИЕМ МНОГОВАРИАНТНОГО РЕЗЕРВИРОВАНИЯ И ЛОГИКО-ТОПОЛОГИЧЕСКИХ ХАРАКТЕРИСТИК

2.1 Разработка модели обеспечения пассивной сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом логико-топологических характеристик

2.2 Логические особенности транзисторного резервирования

2.3 Логико-топологическая модификация вариантов транзисторного резервирования

2.3 Модель транзисторного резервирования в LUT FPGA

2.4 Ячейка поля базовых матричных кристаллов с транзисторным резервированием (расчетверением)

2.5 Разработка метода обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом топологических характеристик

2.6 Разработка алгоритма формирования вариантов транзисторного резервирования

2.7 Выводы по главе

3 РАЗРАБОТКА И ИССЛЕДОВАНИЕ МЕТОДОВ АКТИВНОЙ ОТКАЗОУСТОЙЧИВОСТИ С ИСПОЛЬЗОВАНИЕМ

МНОГОВАРИАНТНОГО РЕЗЕРВИРОВАНИЯ

3.1 Метод контроля резервированных транзисторных структур

3.1.1 Контроль резервированных структур при раздельных затворах

3.1.2 Контроль резервированных структур при объединенных затворах

3.1.3 Контроль резервированных структур с объединенными затворами с использованием второго затвора

3.1.4 Особенности контроля резервированных КМОП элементов

3.1.5 Резервированные транзисторные структуры с использованием дополнительных источников питания

3.1.6 Метод контроля г-резервированных транзисторных структур

3.1.7 Контроль резервированных структур с использованием отдельных входов подложек

3.1.8 Диагностирование КМОП-элементов с помощью управления подложками

3.2 Получение булевых производных логических функций элемента Фредкина

3.2.1 Получение оптимального теста с учетом модифицированной таблицы функций отказов элемента Фредкина

3.3 Резервированный двунаправленный элемент Фредкина

3.4 Активная отказоустойчивость ПЛИС с использованием самосинхронных схем

3.4.1 Исследование возможностей контроля в модифицированных самосинхронных КМОП схем на основе раздельного управления вторыми затворами двухзатворных транзисторов

3.5 Скользящее резервирование с восстановлением из нескольких отказавших, но сохранивших часть функциональности элементов

3.6 Модель LUT, вычисляющего две функции одновременно, для контроля вычислений

3.7 Гибридное резервирование элементов

3.8 Активная отказоустойчивость с использованием частичного транзисторного резервирования

3.9 Выводы по главе

4 МОДЕЛИРОВАНИЕ ОТКАЗО И СБОЕУСТОЙЧИВЫХ ЦИФРОВЫХ ЭЛЕМЕНТОВ И УСТРОЙСТВ С МНОГОВАРИАНТНЫМ РЕЗЕРВИРОВАНИЕМ

4.1 Моделирование отказо и сбоеустойчивых передающих транзисторов с многовариантным резервированием

4.1.1 Моделирование вариантов резервирования передающего транзистора n-типа в Microwind

4.1.2 Моделирование коммутатора: LUT на одну переменную на основе КМОП ключей с многовариантным резервированием

4.2 Моделирование сбое и отказоустойчивых логических элементов, мажоритарного и тристабильного элемента с многовариантным резервированием

4.2.1 Моделирование отказоустойчивого инвертора с многовариантным резервированием

4.2.2 Моделирование отказоустойчивых элементов 2И-НЕ, 2ИЛИ-НЕ с многовариантным резервированием

4.2.3 Моделирование мажоритарного элемента с многовариантным резервированием

4.2.4 Моделирование отказоустойчивого тристабильного элемента с многовариантным резервированием

4.3 Моделирование отказо и сбоеустойчивых элементов памяти с многовариантным резервированием

4.3.1 Моделирование сбоеустойчивой ячейки DICE в Multisim

4.3.2 Моделирование отказоустойчивой ячейки статической оперативной памяти с многовариантным резервированием в Multisim

4.3.3 Моделирование сбое и отказоустойчивой ячейки статической оперативной памяти с многовариантным резервированием в Microwind

4.4 Моделирование сбое и отказоустойчивых логических элементов ПЛИС

- LUT с многовариантным резервированием

4.5 Моделирование отказо и сбоеустойчивых элементов самосинхронных схем

4.5.1 Моделирование отказо и сбоеустойчивого Г-триггера с многовариантным резервированием

4.6 Моделирование отказо и сбоеустойчивых элементов обратимой логики

4.6.1 Моделирование элемента Фредкина с многовариантным резервированием в Multisim

4.6.2 Моделирование элемента Фредкина с многовариантным резервированием в Microwind

4.7 Моделирование резервированных транзисторных структур с дополнительными источниками питания

4.8 Моделирование диагностирования элементов с многовариантным резервированием

4.8.1 Моделирование диагностирования элементов с многовариантным резервированием с помощью транзисторов с двумя затворами

4.8.2 Моделирование диагностирования элементов с многовариантным резервированием с использованием подложек

4.9 Выводы к главе

5 ОЦЕНКА ЭФФЕКТИВНОСТИ ПРЕДЛОЖЕННЫХ СБОЕ И ОТКАЗОУСТОЙЧИВЫХ ВАРИАНТОВ ЦИФРОВЫХ ЭЛЕМЕНТОВ И УСТРОЙСТВ С МНОГОВАРИАНТНЫМ РЕЗЕРВИРОВАНИЕМ

5.1 Сравнительные оценки основных вариантов резервирования с учетом только количества транзисторов

5.1.1 Оценка сложности основных вариантов резервирования с учетом только количества транзисторов

5.1.2 Оценка вероятности безотказной (бессбойной) работы основных вариантов резервирования

5.2 Сравнительная оценка вероятности безотказной работы ячеек QSRAM с DICE и TMR

5.3 Сравнительная оценка эффективности отказоустойчивого КМОП элемента с тремя состояниями на выходе

5.4 Оценка многовариантного резервирования путем комбинирования троирования и расчетверения с учетом только сложности в количестве транзисторов

5.5 Примеры оценки пассивной и активной отказоустойчивости ПЛИС

5.5.1 Пример оценки пассивной отказоустойчивости проекта на ПЛИС с учетом только сложности в количестве транзисторов или элементов

5.5.2 Оценка активной отказоустойчивости логики ПЛИС путем скользящего резервирования с восстановлением из нескольких отказавших, но сохранивших часть функциональности элементов

5.6 Сравнительная оценка вариантов резервирования w-МОП транзистора и элемента НЕ по результатам топологического моделирования

5.7 Сравнение показателей многовариантного резервирования мажоритарного элемента, элемента минорити, Г-триггера и оперативной памяти

5.8 Пример Парето-оптимизации

5.9 Пример использования оптимизации структурной схемы надежности в Microsoft Excel

5.10 Сравнение четырехкратной, девятикратной и шестнадцатикратной избыточности в мажоритаре

5.10 Выводы по главе

ЗАКЛЮЧЕНИЕ

Список сокращений

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А Результаты моделирования

ПРИЛОЖЕНИЕ Б Дополнительные результаты временного моделирования

ПРИЛОЖЕНИЕ В Программа синтеза транзисторной схемы с многовариантным резервированием

ПРИЛОЖЕНИЕ Г Акты внедрения

Введение диссертации (часть автореферата) на тему «Отказоустойчивые элементы и устройства с многовариантным резервированием»

ВВЕДЕНИЕ

В настоящее время достигнут относительно высокий уровень качества и надежности цифровых микросхем, насчитывающих до десятков миллиардов транзисторов на одном кристалле. У ведущих фирм-производителей выход годных (Yield Rate) по некоторым оценкам достигает 70% и выше [1]. Интенсивности отказов транзисторов в отчетах по надежности передовых производителей по итогам ускоренных испытаний оцениваются как 10-9-10-10 и даже 10-11-10-12 ч-1 в особо качественных вариантах [2]. При этом уменьшение проектных норм (до 10-2 нм, по сути, это всего несколько монослоев атомов в изоляционном слое) приводит к возрастанию токов утечки (Leakage Current), что устраняется использованием новых технологий изготовления транзисторов. Это и оригинальный, не раскрываемый фирмами химический состав затворов, это и специальные новые структуры транзисторов типа Tri-Gate («трехмерные» или FinFET - Fin Field-Effect Transistor, «плавниковые»), GAA(Gate-All-Around), MBC-FETs (Multi-Bridge Channel Field-Effect Transistors), позволяющие или уменьшить потребляемую мощность, или снизить временную задержку [3-6]. Тем не менее, соответствующих инновационных технологий в области надежности пока не создано и обеспечение сбое и отказоустойчивости [7-9], радиационной стойкости [10-12], помехоустойчивости цифровых устройств [13-16], вычислительных систем [17-19], цифровой аппаратуры критического применения, работающей под воздействием жестких внешних дестабилизирующих воздействий, особенно в атомной энергетике, авионике, космической, медицинской и особенно в военной технике и аппаратуре все также крайне востребовано [20-24] при расширении и усложнении решаемых задач и возникновении новых. В то же время отсутствуют методы и средства обеспечения надежности, соответствующей достигнутому уровню технологий. Задачи обеспеченья надежности и радиационной стойкости цифровой аппаратуры путем разработки новых методов, моделей и алгоритмов являются одними из основных в НИР по теме государственного задания «Информационные, управляющие и телекоммуникационные системы 2024-

2028» в ФИЦ ИУ РАН с которым выполняются совместные научные исследования.

Таким образом, актуальным является проведение исследований по разработке новых моделей, методов и алгоритмов синтеза отказо-сбоеустойчивых цифровых элементов и устройств.

Степень разработанности темы исследования. Вопросы обеспечения надежности и отказоустойчивости цифровых устройств рассматривались, начиная с 40-х годов ХХ века в работах зарубежных авторов Shannon C. E., J. Von Neumann (синтез надежных систем из ненадежных элементов) [25], Algirdas Avizienis (Dependable Computing and Fault-Tolerant Systems), Muller D.E. (Muller C-element, самосинхронные схемы) [26], Frank Wanlass (изобретение CMOS) [27], Digh Hisamoto (Fin Field-Effect Transistor) [28], Donald C. Mayer (Radiation Tolerance) [29], Ronald C. Lacoe (Radiation Hardened IC) [30,31], Yakovlev A.V. (самосинхронные схемы, Energy-Modulated Computing) [32], Hahanov V.I. [33,34] (парадигма тестопригодного проектирования, Design For Test - DFT according IEEE P1500 Standard [35]), Drozd А.У. (диагностика логики ПЛИС) [36,37], Jie Han; Eugene Leung; Leibo Liu; Fabrizio Lombardi (Fault-Tolerant Technique Using Quadded Logic and Quadded Transistors) [38], Aiman El-Maleh, Ahmad A Al-Yamani Bashir, M. Al-Hashimi (Transistor-Level Defect Tolerant Digital System Design at the Nanoscale) [39], Daniel P. Siewiorek, Robert S. Swarz (Reliable Computer Systems) [40], Chen He, Margarida F. Jacome and Gustavo de Veciana (A Reconfiguration-Based Defect-Tolerant Design Paradigm for Nanotechnologies) [41], Yu Fa-Xin, Liu Jia-Rui, Huang Zheng-Liang, Luo Hao, Lu Zhe-Ming (Radiation Hardening Techniques for IC Design) [42] др. В доступных зарубежных источниках и технической документации известных производителей аналогов предложенных решений не обнаружено.

Отечественные авторы в области надежности: Чегис И.А., Яблонский С.В., [43], Пархоменко П.П. (техническая диагностика схем), Каравай М.Ф., Подлазов В.С. (отказоустойчивые и живучие сети и бортовые комплексы на основе комбинаторных блок-схем) [44,45], Сапожников В.В., Сапожников Вл.В.,

Ефанов Д.В. (самопроверяемые цифровые схемы) [46], Варшавский В.И., Мараховский В.Б., Розенблюм Л.Я. (апериодическая схемотехника) [49,50], Плеханов Л.П. [51], Степченков Ю.А., Дьяченко Ю.Г. [52-54] (строго самосинхронные схемы), Денисов А.Н. (строго самосинхронные схемы на базовых матричных кристаллах - БМК) [55], Шубинский И.Б. (функциональная надежность информационных систем) [56], Бородин В.А. (отказоустойчивые вычислительные системы, работающие в специальных условиях) [57], Ким А.К., Бочаров Н.А., Гаврилов С.В., Бобков С.Г. (спецпроцессоры) [58], Скобцов Ю.А., Иванов Д.Е. (генетические алгоритмы диагностирования цифровых схем) [59], Стемпковский А.Л. (оптимальное проектирование отказоустойчивых интегральных схем), Согомонян Е.С (самопроверяемые устройства и отказоустойчивые системы) [60], Харитонов В.А. (живучесть функционально избыточных систем) [61], Буков В. Н. (концепция управляемой избыточности комплексов бортового оборудования) [62] и др.

Имеются закрытые работы, не доступные для анализа в открытых исследованиях. Тематика надежности является одной из основных в работе научной группы кафедры «Автоматика и телемеханика» в рамках договора о НТС с ФИЦ ИУ РАН, ИПУ РАН и рассматривалась в работах Тюрина С.Ф. [63, 64], Грекова А.В. [65], Громова О.А. (функционально-полные толерантные элементы)

[66], Городилова А.Ю. (диагностика с использованием генетических алгоритмов)

[67], Каменских А.Н. (отказоустойчивые самосинхронные схемы, показатель энерго-надежности) [68] и др.

Однако, в известных доступных работах вопросы комплексирования различных вариантов резервирования с учетом особенностей топологий элементов для обеспечения показателей надежности рассмотрены не в полной мере. Например, не рассматриваются смешанные формы представления логической функции резервирования. Надежность, помехоустойчивость при передаче информации обеспечивается соответствующим кодированием и не рассматривается в диссертации.

Объектом исследования являются цифровые элементы и устройства вычислительных систем и их сбое и отказоустойчивость.

Предметом исследования является научно-методический аппарат обеспечения пассивной и активной сбое и отказоустойчивости цифровых элементов и устройств с многовариантным резервированием.

Цель исследования заключается в разработке научно-методического аппарата обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом их топологических характеристик.

Для достижения поставленной цели в диссертационной работе поставлены и решены следующие задачи исследования:

1. Анализ существующих решений обеспечения пассивной и активной отказоустойчивости.

2. Разработка модели обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом логико-топологических характеристик;

3. Разработка метода обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом топологических характеристик;

4. Разработка алгоритма синтеза резервированной транзисторной схемы;

5. Разработка метода контроля резервированных транзисторов;

6. Схемотехническое и топологическое моделирование предлагаемых отказоустойчивых элементов и устройств с многовариантным резервированием;

7. Апробация разработанных модели, методов и алгоритма, внедрение в ФИЦ ИУ РАН.

Научная новизна результатов диссертационного исследования состоит в том, что:

1. Разработана модель обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного

резервирования и с учетом топологических характеристик, отличающаяся от известных моделей тем, что используется комбинирование, как мажоритарное резервирование, канальное резервирование и глубокое резервирование, так и транзисторное резервирование, учитывающее топологические особенности резервирования.

2. Предложен метод обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом логико-топологических характеристик, использующий новую модель, отличающийся тем, что формируются различные варианты резервирования, причем находятся возможные логические выражения транзисторного резервирования, ранее не принимавшиеся во внимание, которые оцениваются путем топологического моделирования.

3. Построен алгоритм формирования новых вариантов транзисторного резервирования с заданной степенью избыточности и заданной логикой по исходной нерезервированной транзисторной схеме.

4. Создан метод контроля резервированных транзисторов, отличающийся тем, что для контроля резервированных двухзатворных транзисторов используются вторые затворы в качестве диагностических входов, а также в качестве таких входов могут использоваться подложки транзисторов.

Теоретическая значимость диссертационной работы состоит в том, что разработанная модель, методы и алгоритм развивают существующий научно-методический аппарат обеспечения сбое и отказоустойчивости цифровых устройств путем комплексирования различных видов резервирования с учетом ранее не принимавшихся во внимание логико-топологических характеристик.

Практическая значимость диссертационной работы состоит в том, обеспечено повышение показателей отказоустойчивости цифровых устройств с учетом затрат потребляемой мощности и ограничений по временной задержке и площади кристалла. Разработанные модель, методы и алгоритм используются при проектировании на основе отечественных цифровых

устройств и позволяют компенсировать технологические ограничения по отказоустойчивости, имеющиеся у разработчиков цифровой аппаратуры критического применения. При этом увеличивается вероятность безотказной (бессбойной) работы на 10-15 % от максимально возможного выигрыша в вероятности при заданных ограничениях на произведение временной задержки на потребляемую мощность, или уменьшением показателя произведения временной задержки на потребляемую мощность порядка на 20 % при заданном ограничении вероятности безотказной (бессбойной) работы.

Разработаны патентоспособные технические решения, функциональные и принципиальные электрические схемы, топологии предлагаемых элементов и устройств. Выполнено схемотехническое (статическое и динамическое) и топологическое моделирование предлагаемых элементов и устройств. Разработана программа синтеза резервированной транзисторной схемы с заданной степенью избыточности.

Методология и методы исследования. В диссертационной работе используются методы и средства теории надежности, сбое и отказоустойчивости, схемотехнического и топологического моделирования, анализа и синтеза схем, структурного программирования. Применяемые методы и средства основаны на положениях теории надежности, сбое и отказоустойчивости, дискретной математики, математической логики, теории булевых функций и автоматов, комбинаторики, принципах цифровой МОП -схемотехники. Расчеты выполнялись в системах компьютерной алгебры Mathcad и Microsoft Excel, моделирование - в САПР Multisim, Cadence и Microwind 3.1, причем последняя предоставлена в лицензионной версии индийскими разработчиками.

Область исследования, обозначенная в сформулированных задачах, соответствует п. 3 «Разработка научных подходов, методов, алгоритмов и программ, обеспечивающих надежность, сбое и отказоустойчивость, контроль и диагностику функционирования вычислительных систем и их элементов»;

п.4 «Теоретический анализ и экспериментальное исследование функционирования вычислительных систем и их элементов в нормальных и экстремальных условиях с целью улучшения их технико-экономических и эксплуатационных характеристик» паспорта научной специальности 2.3.2.

Новые научные результаты и положения, выносимые на защиту:

1. Модель обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом топологических характеристик, отличающаяся тем, что используется, как мажоритирование канальное и глубокое, так и транзисторное, учитывающее топологические особенности резервирования (паспорт специальности: п.3), что обеспечивает повышение надежности;

2. Метод обеспечения сбое и отказоустойчивости цифровых элементов и устройств с использованием многовариантного резервирования и с учетом логико-топологических характеристик (паспорт специальности: п.3), который позволяет разрабатывать цифровые элементы устройства, обладающие большей вероятностью безотказной (бессбойной) работы;

3. Алгоритм формирования вариантов транзисторного резервирования (паспорт специальности: п.3), создающий новые транзисторные схемы, обладающие лучшими характеристиками по временной задержке и потребляемой мощности;

4. Метод контроля резервированных транзисторов с помощью вторых затворов или отдельных входов подложек (паспорт специальности: п.3), который обеспечивает диагностирование цифровых элементов по аналогии с диагностированием каналов.

Достоверность и обоснованность результатов, полученных в диссертационной работе, заключается в том, что они не противоречат теоретическим положениям, известным из научных публикаций отечественных и зарубежных исследователей, и подтверждаются результатами, полученными в различных системах моделирования (Multisim, Microwind, Cadence),

апробацией и внедрением предложенных в диссертации методов, моделей и алгоритма.

Апробация работы. Основные теоретические и практические результаты работы докладывались на научно-технических конференциях: «Conference of Russian Young Researchers in Electrical and Electronic Engineering» (ElConRus) (2020, 2021, 2022, 2023), «Инновационные технологии: теория, инструменты, практика» (InnoTech-2020), «24th International Conference of Young Professionals in Electron Devices and Materials» (EDM), «Автоматизированные системы управления и информационные технологии» (АСУИТ-2019, 2021, 2022 2025), Микроэлектроника-2020, 2021, 2022 и в других международных и региональных конференциях.

Работы по теме диссертационного исследования выполнялись в рамках ДНТС с отделом 52 ФИЦ ИУ РАН «Архитектура и схемотехника инновационных вычислительных систем» и с лабораторией № 27 «Надёжности, диагностики и отказоустойчивости» ИПУ РАН.

Публикации. Основные результаты диссертационной работы опубликованы в 24-х печатных работах, из них 8 публикаций - в ведущих рецензируемых научных изданиях, 6 публикаций - в изданиях, индексированных в международной базе цитирования Scopus, получены патент на изобретение и 2 свидетельства о регистрации программы.

Объем и структура работы. Диссертация состоит из введения, пяти глав, заключения, списка литературы из 140 наименований и четырех приложений. Полный объем диссертации составляет 320 страниц, из которых 219 страниц занимает основной текст диссертации, включающий 1 49 рисунков и 24 таблиц.

1 АНАЛИЗ СУЩЕСТВУЮЩИХ МЕТОДОВ ПОВЫШЕНИЯ

НАДЕЖНОСТИ ЦИФРОВЫХ ЭЛЕМЕНТОВ И УСТРОЙСТВ.

ПОСТАНОВКА ЗАДАЧИ ИССЛЕДОВАНИЯ

1.1 Анализ базовых цифровых элементов интегральных микросхем

В настоящее время проектируются, производятся и используются заказные микросхемы (ASIC - Application-Specific Integrated Circuit), например, процессоры, микроконтроллеры, микросхемы оперативной (DRAM, SRAM) и постоянной памяти (ROM) [17,1S, 69].

Полузаказные микросхемы - базовые матричные кристаллы, БМК (ULA - Uncommitted Logic Array) [55], программируемые логические интегральные схемы (ПЛИС) типов FPGA (Field-Programmable Gate Array), CPLD (Complex Programmable Logic Device) [55].

Также имеются системы на кристалле SoC (System-on-a-Chip), системы в пакете SiP (System in a Package) [70].

Базовыми цифровыми элементами являются КМОП логические элементы, простейший элемент - инвертор (элемент НЕ), ячейки статической оперативной памяти SRAM (Static Random Access Memory), триггеры (FlipFlops) типа RS, D, JK, Г- триггеры (гистерезисные, элементы Маллера или C-elements), буферные элементы (3-State Buffers), логические элементы LUT (Look-Up Table) FPGA и мультиплексоры маршрутизации (Routing Multiplexer RM) [71], элементы обратимой логики для квантовых компьютеров (элементы Фредкина) [72-77] и др.

Кроме того, имеются схемы из передающих (ключевых) транзисторов (Pass Transistor Logic), являющиеся частью D-триггеров, SRAM, LUT, RM и др [71,7S].

Схема электрическая принципиальная КМОП элемента НЕ содержит два транзистора ^-МОП (в верхней части схемы), и-МОП (в нижней части схемы) и изображена на рисунке 1.1.

Рисунок 1.1 - КМОП схема элемента НЕ с упрощённым изображением транзисторов - без контакта подложки КМОП схема элемента 2И-НЕ содержит 4 транзистора - рисунок 1.2

Рисунок 1.2 - КМОП схема элемента 2И-НЕ КМОП схема элемента 2ИЛИ-НЕ также содержит 4 транзистора рисунок 1.3

Рисунок 1.3 - Логический элемент 2ИЛИ-НЕ на КМОП транзисторах Логический элемент 2ИЛИ-2И-НЕ -рисунке 1.4 реализует логическую функцию:

F(x) = Х1Х2УХ3Х4 = (хгУ х2)(хзУ х 4).

(1.1)

Рисунок 1.4 - Логический элемент 2ИЛИ-2И-НЕ Показано, что это так называемый функционально-полный толерантный (ФПТ) элемент [63], сохраняющий функциональную полноту при константном отказе одного из входов, либо одного из транзисторов ^-МОП и/или и-МОП. Двойственный ФПТ элемент показа на рисунке 1.5.

Рисунок 1.5 - Логический элемент 2И-2ИЛИ-НЕ Согласно [95] не допускается более 4-х транзисторов в последовательной цепочке. Поэтому максимум можно создать схему, например элемент 4И-НЕ - рисунок 1.6:

Рисунок 1.6 - КМОП реализация элемента 4И-НЕ с четырьмя транзисторами в цепи подключения шины «Ноль вольт». Из двух элементов 2И-НЕ можно построить простейший элемент памяти - БЯ триггер с инверсными входами, схему с обратной связью - рисунке 1.7.

Рисунок 1.7 - SR триггер с инверсными входами (SR flip-flop) Таким образом, необходимо 8 транзисторов. Ячейка SRAM с раздельными входами КМОП транзисторов разной проводимости содержит RS триггер на основе двух инверторов [78], содержит 6 транзисторов и представлена на рисунке 1.8:

Рисунок 1.8 - Шеститранзисторная ячейка SRAM с раздельными затворами B - бит, NB - инверсия бита W - сигнал записи На основе двух триггеров RS и четырех схем Pass Transistor Logic - PTL строится синхронный D триггер - рисунок 1.9.

Рисунок 1.9 - Синхронный D триггер: а) условное графическое обозначение;

б) схема электрическая функциональная Элемент пороговой логики, применяемый в самосихронной схемотехнике - С элемент Маллера или Г-триггер (гистерезисный) - рисунок 1.10, 1.11.

Рисунок 1.10 - Таблица переходов Г-триггера на два входа

Рисунок 1.11 - КМОП-реализация Г-триггера на два входа Тристабильный буфер на основе инвертора с дополнительными транзисторам подключения источника питания показан на рисунке 1.12.

УсМ

Рисунок 1.12 - Элемент с тремя состояниями на выходе, Е=0, элемент работает, как инвертор; Е=1, на выходе 2 состояние, ток практически

не течет

Мажоритарный элемент вычисляет инверсную функцию голосования по большинству голосов (функцию переноса одноразрядного двоичного сумматора) - рисунок 1.13.

Рисунок 1.13 - Мажоритарный элемент для трех сигналов С1, С2, С3 Мажоритарная функция с инверсией каналов С1, С2, С3 - это в то же время функция переноса одноразрядного полного сумматора:

F(C±C2C3) = СгС2 V С2С3 V СгС3 = СгС2 V (С2 V Сг)С3. (1.2)

Мажоритарная функция - одна из двух функций однобитного полного сумматора. Вторая - сумма по модулю два. Так называемый «зеркальный» сумматор (A Conventional Mirror Adder), содержит 24 транзистора:

Рисунок 1.14 - «Зеркальный» сумматор с преобразованной функцией суммы

и инверсным переносом

К элементам перспективной обратимой логики, используемой в так называемых квантовых компьютерах, относятся, например, элементы

Тоффоли и Фредкина [72]. На рисунке 1.15. показано описание элемента Тоффоли - выражение (1.3).

а)

б)

Рисунок 1.15 - Элемент Тоффоли: а) таблица истинности в виде карты Карно; б) матрица перестановки Вход (СВА) - Выход (111213) <г1(СВА) = С,

12(СВА) = В, _ _ (1.3)

¿3(СВА) = С АЧВАЧ СВА.

На рисунке 1.16 показано описание элемента Фредкина - выражение

(1.4).

а)

б)

Рисунок 1.16 - Элемент Фредкина: а) таблица истинности в виде карты Карно; б) матрица перестановки Вход (СВА)-Выход )

F1 = С,

F2 = CAVCB = CA®CB =

= (CA)CB V (CA)(CB) = (CVA)CBV(CA)(CVB) =

= CAVCB, F3 = CAVCB = CA®CB =

(1.4)

= (CA)CB V (CA)(CB) = (CVA)CB V (CA)(C V B) = < =CAV CB.

ПЛИС (FPGA) [71] содержат логические элементы LUT (Look-Up Table) ■ рисунок 1.17

а) б)

Рисунок 1.17 - LUT на одну переменную х (1-LUT): а) на основе КМОП ключей; б) на основе передающих транзисторов s1, s0 - настройка

на заданную функцию Мультиплексоры маршрутизации (Routing Multiplexer RM) для подключения связей [71] - рисунок 1.18.

а) b)

Рисунок 1.18 - Мультиплексор маршрутизации (Routing Multiplexer, RM), коммутатор 2-1: a) на базе передающих n-МОП транзисторов; b) на базе КМОП транзисторов, s1, s0 - связи

Реализация элемента Фредкина на основе LUT [79] показана на рисунке

1.19.

Рисунок 1.19 - Реализация элемента Фредкина на основе 1-LUT

Самосинхронные схемы (Self-Timed Circuits) являются одним из вариантов асинхронных схем и имеют встроенные средства подтверждения завершения переходного процесса [53]. Самосинхронный коммутатор связей (рисунок 1.20) использует дублирование (основной 2, 12 и двойственный 3, 13 каналы), G - гистерезисный триггер и индикаторы завершения переходных процессов (элементы И 6, 18) [80,81].

Рисунок 1.20 - Самосинхронный коммутатор, О - гистерезисный триггер,

1 и 8 - настройка (конфигурирование)

В базовых матричных кристаллах - БМК [55], широко используемых в том числе в аппаратуре критического применения, конфигурирование возможно только на этапе производства, но зато они более стойки к радиационным воздействиям, поскольку их конфигурация задана жестко, а не хранится в оперативной памяти. На рисунке 1.21 показана так называемая ячейка поля БМК, содержащая по два МОП транзистора п и ^-проводимости.

Рисунок 1.21 - Ячейка поля БМК

Для дальнейшего повышения надежности в рамках развития отечественной элементной базы возможно создание сбое- и отказоустойчивых ячеек БМК с резервированием на уровне транзисторов.

1.2 Исследование методов обеспечения надежности цифровых элементов

Надежность объекта [7,82] включает такое важное свойство, как безотказность (Reliability), обеспечиваемая свойством отказоустойчивости.

Используются также термины: устойчивые (Fault-Tolerant) и «эластичные» (Fault-Resilient) к отказам объекты (системы); «естественно надёжные» (Naturally Reliable), «естественно гарантоспособные» (Naturally Dependable); отказо-безопасные (Fault-Safe) и «естественно безопасные» (Naturally Safe); высокой готовности (High Availability) и живучести (High Survivability); самовосстанавливающиеся (Self-Recovery) и

«самоизлечивающиеся» (Self-Healing) и др. [67].

Для более сложных, ответственных систем и инфраструктур, кроме того, получили развитие идеи, связанные с устойчивостью к катастрофам, катастрофоустойчивые (Disaster Tolerance) и восстанавливаемостью при катастрофах (Disaster Recovery) [67]. При проектировании таких вычислительных систем и элементов (устройств) применяется специальная элементная база, которая должна обладать высокой сбое- и отказоустойчивостью в различных условиях внешней окружающей среды, температуры - в диапазоне от -65 до +125 оС и выше, высоком давлении, влажности, вибрации, в условиях вакуума и невесомости. Наработка на отказ элементной базы должна быть не менее 150000 часов. Используются также специальные радиационно-стойкие интегральные микросхемы.

Создания такой элементной базы часто требует применения специальных технологий, например КНС - кремний на сапфире (КНИ-кремний на изоляторе), использования арсенида галлия, что крайне дорого. Кроме того, использование, например, арсенида галлия весьма уменьшает степень интеграции микросхем.

Одним из основных методов обеспечения надежности в смысле сбое и отказоустойчивости является структурное резервирование, чаще всего -мажоритирование [7, 82], например, троирование (Triple Module Redundancy) [83]. Этот метод называют пассивной отказоустойчивостью, так как отказы и сбои в одном из трех каналов маскируются, то есть требуемое время на восстановление системы практически равно нулю. Такой подход очень важен в тех областях, где, например, необходимо обеспечить так называемую радиационную стойкость [10-14], недооценка факторов радиационных воздействий чревата такими последствиями, как, например, потеря космических аппаратов. Основные подходы и классификация методов обеспечения надежности, сбое и отказоустойчивости описаны, например в [56, 57,65-67].

Пассивная отказоустойчивость востребована в вычислительных системах, работающих относительно небольшое время («онлайн-системы»), которое может составлять несколько часов и даже минут. Современные подходы к менее затратной, но более медленной активной отказоустойчивости, предполагающей диагностику [8,9] и реконфигурацию представлены в [56,62], тем более, что такой подход, такое диагностическое обеспечение, уже практически реализуется на уровне ПЛИС (DFT - Design For Test; ATPG - Automatic Test Pattern Generation) или даже систем на кристалле и закреплен стандартом IEEE 1500 [33-35] (рисунок 1.22). Такие системы могут работать очень долго, так, бортовые цифровые комплексы марсоходов работают годы в жестких условиях, а космические аппараты «Вояджер 1», «Вояджер 2» работают уже почти полвека, с 1977 г.

При этом, отмечается, что восстановление логики ПЛИС, хоть она и занимает относительно небольшое по сравнению с конфигурационной памятью место, становится все более важной задачей [99].

Рисунок 1.22 - Система на кристалле с встроенными средства диагностирования по стандарту IEEE 1500

Вопросы тестирования ПЛИС рассматриваются в работах Аксёновой Г.П. [47,48]. Одним из интересных направлений стало использование эволюционных алгоритмов в диагностике, в том числе в диагностике ПЛИС [15-19]. Этому посвящена диссертационная работа Городилова А.Ю. [67]. Неоценимый вклад в отказоустойчивость внесли труды Авижениса А., например, [24,25]. Большой вклад в отечественную теорию надежности, диагностирования внесли Авдуевский В.С., Апполонов И.В., Барзилович Е.Ю. [9], Пархоменко П.П. [44]. Интересный подход к отказоустойчивости, основанный на комбинаторных блок-схемах, развивает Каравай М.Ф., Подлазов В.С. и др. [45]. Особенно значимо в теории надежности направление разработки так называемых радиационно-стойких микросхем для космических, специальных и военных применений [13,14,57]. Основные термины и понятия радиационной стойкости приведены в таблице 1.1.

Список литературы диссертационного исследования кандидат наук Никитин Максим Сергеевич, 2026 год

-+ - - -

■ =!: _ 1 .

■+

1 [1, 1]

-+ - - -

■ =!: _ 1 .

■+

Парнруеное число отказов г-2 Введено: 2

число транзисторов 9 число связеей 6 число вариантов 64-

[0, в, в, в, 0] _ _!_ _ _!_ _ _1_ _

1-1-1

[0, 0Л 0, 0, 0, 1] г ----- п . 1 - 1 _ 1 -. 1 _ 1 _ 1 -

[0, 0д е, ч, 0] г ----- п . 1 _ 1 _ 1 -

. 1 - 1 - 1 -

[0л 0л 0 л 0 л 1л 1]

г ----- П ■ 1 - 1 - 1 -. 1 - 1 _ 1 -

[0Л 0л 0л 1л 0л 0] г ----- П . 1 - 1 _ 1 -. 1 _ 1 _ 1 .

а) б) в)

Рисунок 2.25 - Примеры формирования вариантов графов для г=0 новые связи обозначены символом «+»: а) г=0; б) г=1; в) г=2 На рисунке 2.25 «кольцевая» связь показана, например, вариантом 0,0,0,1,0,0. Программа формирует представление полученных вариантов в виде VHDL, необходимом для последующего моделирования.

2.7 Выводы по главе 2

1. Поскольку выражения вероятности безотказной работы зависят только от количества элементов (транзисторов), то целесообразно исследовать влияние логической формы резервирования на основные параметры соответствующей топологии: площади кристалла, потребляемой мощности, временной задержки.

2. Дополнительные характеристики в виде: площади кристалла, потребляемой мощности, временной задержки позволяют вести поиск наиболее предпочтительного варианта топологии с учетом большего количества параметров.

3. Комбинирование вариантов структурной избыточности необходимо вести с учетом дополнительных форм представления логических функций транзисторного резервирования.

4. Разработанная модель учитывает топологические особенности, описываемые кроме известных вариантов ДНФ и КНФ, варианты в виде композиций натурального числа. Предлагается рассматривать расширенные композиции, учитывающие не только порядок следования компонентов композиции, но и промежуточные смешанные формы представления логической функции резервирования.

5. Предложенный метод расширяет возможности существующего научно-методического аппарата обеспечения надежности путем учета важных факторов, не учитывавшихся ранее: частичное транзисторное резервирование в наиболее ответственных участках схемы, например в мажоритарах, в схемах контроля по модулю два (ХОЯ), в других схемах контроля, диагностики и реконфигурации. Причем транзисторное резервирование в этих участках строится с учетом логики-топологических особенностей.

6. Созданный алгоритм позволяет автоматических формировать как известные варианты транзисторного резервирования по ДНФ и КНФ, так и новые предложенные в виде расширенных композиций (путем «поворота» композиции) и формирования смешанных промежуточных форм

представления логических функций резервирования. При этом формируется так же файл УНОЬ, для использования его в системе Мюгошпё.

7. При введении транзисторного резервирования возникает дополнительная задача контроля резервированных транзисторных структур, которые не допускают «развала» на отдельные каналы.

8. Целесообразно рассмотреть варианты активной отказоустойчивости в том числе с использованием резервированных транзисторных структур для снижения условной стоимости резервирования.

3 РАЗРАБОТКА И ИССЛЕДОВАНИЕ МЕТОДОВ АКТИВНОЙ ОТКАЗОУСТОЙЧИВОСТИ С ИСПОЛЬЗОВАНИЕМ МНОГОВАРИАНТНОГО РЕЗЕРВИРОВАНИЯ

Пассивная отказоустойчивость, рассмотренная в главе 2, как правило, применяется в вычислительных системах и комплексах, работающих относительно небольшое время (так называемые «онлайн»-устройства), например, при выведении космического аппарата на орбиту, где активный участок траектории составляет несколько минут (по имеющейся информации, от двух до пятнадцати минут). Тем не менее, и такие структуры требуют контроля при техническом обслуживании (регламентированном и др.) Однако, большая часть вычислительных систем и комплексов использует активную отказоустойчивость, предполагающей диагностику, диагностическое обеспечение, реконфигурацию и/или замену отказавших компонентов при их обнаружении. Поэтому целесообразно рассмотреть варианты частичного использования резервированных транзисторных структур и в активно-отказоустойчивых решениях. При этом рассматриваются наиболее вероятные отказы связей и транзисторов [2].

3.1 Метод контроля резервированных транзисторных структур

Резервированные транзисторные структуры, рассмотренные выше, могут проектироваться и производится как в варианте без контроля, так и в более сложном и дорогостоящем варианте с контролем. Так, при глубоком мажоритировании, рассмотренном в главе 1, с целью диагностики каналов используется мажоритарный мультиплексор (рисунок 1.29), «разваливающий» резервированную структуру на отдельные каналы. При этом возможна проверка каждого канала, имеющего свой источник вторичного питания и, конечно, линии связи. При регламентных испытаниях бывают случаи, что ни один из каналов не работоспособен, но при включении мажоритирования ЦВК работоспособен.

В то же время выявление неисправностей в каналах требует восстановления и замены соответствующих микросхем. Рассмотрим

возможности реализации известного подхода для резервированных транзисторных структур.

3.1.1 Контроль резервированных структур при раздельных затворах

На рисунке 3.1 рассмотрен пример расчетверенного и-МОП транзистора с раздельными (01, 02, 03, 04) затворами.

Рисунок 3.1 - Расчетверенный по КНФ и-МОП транзистор с раздельными

затворами

Построим таблицу 3.1 функций однократных константных отказов связей или соответствующих транзисторов для схемы на рисунке 3.1.

Обозначим 2 - высокоимпедансное состояние, 0/1 - верное прохождение входного сигнала, 0Г... тип константного отказа транзистора или соответствующей связи. 011 - транзистор постоянно включен; 010 -транзистор постоянно выключен.

Таблица 3.1 - Таблица функций отказов расчетверенного по КНФ и-МОП транзистора при учете только однократных отказов транзисторов

№ Сигнал на затворе Входной сигнал Выход при отсутствии отказов S0 Однократные константные отказы связей или транзисторов

Q1 Q2 Q3 Q4 1п Out Q11 Q10 Q21 Q20 Q31 Q30 Q41 Q40

0 0 0 0 0 0/1 z z z z z z z z z

1 0 0 0 1 0/1 z 0/1 z z z 0/1 z z z

2 0 0 1 0 0/1 z z z 0/1 z z z 0/1 z

3 0 0 1 1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 z 0/1 z

4 0 1 0 0 0/1 z 0/1 z z z 0/1 z z z

5 0 1 0 1 0/1 z 0/1 z z z 0/1 z z z

6 0 1 1 0 0/1 0/1 0/1 0/1 0/1 z 0/1 z 0/1 0/1

7 0 1 1 1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 z 0/1 0/1

8 1 0 0 0 0/1 ъ ъ ъ 0/1 ъ ъ ъ 0/1 ъ

9 1 0 0 1 0/1 0/1 0/1 ъ 0/1 0/1 0/1 0/1 0/1 ъ

10 1 0 1 0 0/1 ъ ъ ъ 0/1 ъ ъ ъ 0/1 ъ

11 1 0 1 1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 ъ

12 1 1 0 0 0/1 0/1 0/1 ъ 0/1 ъ 0/1 0/1 0/1 0/1

13 1 1 0 1 0/1 0/1 0/1 ъ 0/1 0/1 0/1 0/1 0/1 0/1

14 1 1 1 0 0/1 0/1 0/1 0/1 0/1 ъ 0/1 0/1 0/1 0/1

15 1 1 1 1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1

В каждом столбце по три отличия (красная кайма) от случая отсутствия отказов S0 (зеленый столбец). В каждой строке тоже по два отличия. Очевидно, что оптимальное покрытие содержит, в отличие от тривиального теста (14 наборов), всего 4 набора, например, Т1, Т2, Т6, Т9. Построим дерево контроля - рисунок 3.2.

N-норма

не норма

^ N - не норма

N - не норма

N - не норма

Ф

Рисунок 3.2 - Дерево контроля расчетверенного О1, О2, Q3, Q4 транзистора Q с раздельными затворами модели при модели однократных отказов транзисторов «постоянно включен О/1», «постоянно выключен О/0», 5 - исправное состояние резервированного транзистора, Т - тестовые наборы

на вторые затворы

То есть, в случае нормы (К) с определенной вероятностью отказов нет. Дело в том, что таблица функций отказов построена при допущении наиболее вероятных однократных отказов. Контроль может осуществляться по таблице безусловного диагностирования (таблица 3.2).

Таблица 3.2 - Таблица безусловного диагностирования

Тестовый набор Выход Диагноз Вывод

Т1 0/1 011, 031 Не норма

Т2 0/1 021, 041 Не норма

Т6 ъ 020. 030 Не норма

Т9 ъ 010. 040 Не норма

Т9 0/1 Б0 Норма

Анализ таблицы 3.1 позволяет установить невозможность различения «единичных» отказов О11, О31, Q2l, Q4l, а вот различение «нулевых» отказов £2°, О30, О10, О40 возможно:

Рисунок 3.3 - Дерево диагностирования расчетверенного транзистора

с раздельными затворами

При КНФ резервировании, наоборот, будут не различимы «нулевые» отказы.

Однако, при таком варианте контроля невозможно раздельное управление резервированными транзисторами всего устройства по аналогии с «развалом» на каналы при глубоком мажоритировании.

3.1.2 Контроль резервированных структур при объединенных затворах

Объединенные затворы О показаны на рисунке 3.4.

О

Рисунок 3.4 - Расчетверенный по КНФ и-МОП транзистор с объединенными

затворами

В этом случае имеется всего два теста: нулевой ТО (выход 2) и единичный Т1 (выход 0/1). То есть, по сути, это тривиальный тест.

Если он проходит, то структура работоспособна, но гарантировать, что в ней нет отказавших транзисторов нельзя. При таком варианте контроля тем более невозможно раздельное управление резервированными транзисторами всего устройства по аналогии с «развалом» на каналы при глубоком мажоритировании. Условное диагностирование не рассматривается.

3.1.3 Контроль резервированных структур с объединенными затворами

с использованием второго затвора

В этом случае вторые затворы является диагностическими каждого транзистора. На рисунке 3.5 рассмотрен пример такой схемы расчетверенного п-канального транзистора О1, О2, О3, О4. Диагностирование осуществляется по раздельным входам «^й», «1ев12», <^13», 1ев14».

Рисунок 3.5 - Контроль расчетверенного п-МОП транзистора по КНФ

с помощью вторых затворов То есть для контроля необходимо обеспечить дополнительные входы для вторых затворов. Второй затвор является разрешающим (имеет место конъюнкция сигналов на двух затворах, если отказов нет). Поэтому может быть использована таблица 3.1 и соответствующие покрытия и деревья контроля и диагностирования, с учетом того, что Q1, Q2, Q3, Q4 - сигналы на вторых затворах, а Х=1. Проверка Х осуществляется так, как описано в 3.1.2, при этом Q1=Q2=Q3=Q4 =1.

Для такого варианта возможно раздельное управление вторыми затворами всего устройства по аналогии с «развалом» на каналы при глубоком мажоритировании.

3.1.4 Особенности контроля резервированных КМОП элементов

В этом случае используются вторые затворы транзисторов (р) Q1, Q2, Q3, Q4 и 01, 02, 03, 04 (п) - рисунок 3.6.

УсШ

" О V

Рисунок 3.6 - Контроль расчетверенного по ДНФ КМОП инвертора на транзисторах с двумя затворами

При этом таблица функций отказов должна учитывать отказы двух типов транзисторов, то есть число столбцов увеличивается в два раза.

Рассмотрим поочередное тестирование верхней (р) «1ев1:1», «1ев12», «1ев13», 1еБ14» и нижней «1ев15», «1ев1б», «1ев17», 1ев18» четверок (п) транзисторов. То есть, применяется своего рода известный принцип «половинного разбиения».

Предлагается снятие разрешающего сигнала со всех транзисторов второй четверки (для типа р 01, 02, 03, 04 - транзисторов типа п 01, 02, 03, 04 и наоборот), тогда тестирование сводится к случаю, приведенного в таблице 3.1 с учетом того, что на рисунке 3.6. показан вариант ДНФ, а в таблице 3.1 - вариант КНФ. Кроме того, следует учитывать особенности тестирования транзисторов типа р, а таблице 3.1 построена для типа п.

Например, для проверки 01 предлагается использовать следующий тест: Х=0, 01=1, 02=0, 03=1, 04=1, 01=02=03=04=0, при этом на выходе должно быть третье состояние z в случае отсутствия отказов (рассматриваем однократные отказы). Но это же наблюдается и в случае, если константный

отказ «постоянно выключен» в Q2. Если на выходе +Уёё («единица»), то Q1 имеет константный отказ «постоянно включен».

Проверка Х при этом может быть проведена тестом, подающим одинаковые сигналы на вторые затворы всех четверок: Q1=Q2=Q3=Q4=0, 01=02=03=04=1 для Х=0 и Q1=Q2=Q3=Q4=1, 01=02=03=04=0 для Х=1.

Введение дополнительных диагностических цепей позволяет повысить коэффициент готовности [7, 8] аппаратуры за счет уменьшения времени обнаружения отказа. Предложенный контроль резервированных транзисторных структур для наиболее важных участков общей структурной схемы надежности целесообразно выполнять при техническом обслуживании. Возможно так же использовать его в заводских условиях для отбраковки изделий. Кроме того, имеет смысл вводить его при ОКР, например для снятия сигналов телеметрии в БЦВК.

3.1.5 Резервированные транзисторные структуры с использованием дополнительных источников питания

Применяется для КМОП резервированных структур (например, рисунок 2.19). При этом тест представляет собой включение и выключение резервированных источников электропитания. Это возможно, например, так, как показано на рисунке 3.7 а), б).

\Zddl \Zdd2

\/,|,м \IAAt \! г\ Л1

О V

а) б)

Рисунок 3.7 - Резервирование источника электропитания в инверторе:

а) для г=1; б) для г=2

В этом случае парируется либо отказ одного из двух рисунков 3.7 а) или двух из трех источников питания рисунков 3.7 б), либо отказ двух любых транзисторов в каждой из двух структур (п, р). Впрочем, почти так же реализовано и в мажоритарных (троированных) структурах: либо отказ одного из трех источников электропитания, либо отказ одного из трех каналов, но г=2 даже лучше, не один из трех, а два из трех.

3.1.6 Метод контроля г-резервированных транзисторных структур

Выше приведены примеры получения контрольных тестов для случая

г=1.

Рассмотрим общий случай, произвольное значение г и используем математический аппарат булевых производных с целью получения тестовых наборов в сложно-резервированных вариантах. В главе 2 были рассмотрены варианты, описываемые комбинаторной структурой «композиции», обозначенной как 0(г) и расширенными композициями 0*(г). Однако, логических функций будет меньше, чем из-за того, что здесь не надо рассматривать «повороты» на 180 градусов. Кроме того, нет необходимости рассматривать «окружные» пути, важные для реализации вариантов топологий.

Так, для г=2 имеем три основных варианта композиций 0(2): 1-1-1; 3; 12 (вариант 2-1 не рассматривается):

(*1.1 V Х1.2 V *1.з) (*1.4 V Х1.5 V *1.б) (*1.7 V Х1.8 V Х1.9), (3.1)

Х1.1Х1.2Х1.3 V Х1.4Х1.5Х1.6 V Х1.7Х1.8Х1.9' (3.2)

(х1.1 V х1.2 V х1.3)(х1.4х1.5 V Х1.6Х1.7 V Х1.8Х1.9)- (3.3)

Но необходимо рассмотреть еще смешанные варианты, которых тоже

2

будет меньше: @**(г) = 2Г . Например, для г=2 один из вариантов имеет вид рисунок 3.8:

Рисунок 3.8 - Пример смешанной формы схемы для г=2 Здесь рассматриваются все возможные пути слева-направо:

х1.1(х1.4х1.7 ^Х1.5Х1.8 ^Х1.5Х1.9) V ^ х1.2(х1.4х1.7 ^Х1.5Х1.8 ^Х1.5Х1.9) V х1.3х1.6(х1.8 ^х1.9)-

Упрощая, получаем:

(х1.1 V х1.2)(х1.4х1.7 Vx1.5x1.8 Vx1.5x1.9) V х1.3х1.6(х1.8

То есть, помимо формы (3.6)

(3.4)

(3.5)

/комбГ Й+Ь = ( V Л Х,д)( Л V Худ), а, Ь > 1, необходимо рассматривать еще и смешанные формы (на рисунке 3.8).

£=17 = 1

а а

£=17 = 1

Ь Ь

(3.6)

Сущность метода контроля г-резервированных транзисторных структур, с учетом новых вариантов подачи тестов на вторые затворы и подложки, заключается в следующем:

1. По (3.6) получаем более общее выражение по аналогии с (3.4), (3.5):

/

**

комб

I = 1, Г2,

(3.7)

где ** - варианты с учетом расширенных композиций.

2. Относительно конкретного варианта (3.7) получают булевы производные первого порядка известными методами:

4/

**

комб

(*£)]

= / **комбГ (*£ = 0) © /

**

комб

(*£ = 1),

(3.8)

I = 1,г2

г

г

3. Далее получают тесты контрольные (используем модель однократных константных отказов), решая, соответствующие уравнения:

„ ¿[/**к»мбГ(*1)]- ^ Й[/**комбГ .

Т-у!. =-:-X/ = 1, "/.„.о. =---X/ = 1. (3.9)

Х 1 ЙХ; 1 Х 1 ЙХ; 1 4 7

4. Определяется множество тестов по всем переменным:

Ф = {Гх..}£=1,г2;а£{0,1}. (3.10)

5. Решается задача об оптимальном покрытии множества отказов и получают множество:

Ф

= {т}.ж-1..^г2}^ = 1,г2, ^ е {0,1}, (3.11)

где у - элемент оптимального покрытия.

6. Строится дерево контроля и таблица безусловного диагностирования.

7. При необходимости может строиться и таблица различения отказов, и дерево диагностирования.

8. При использовании транзисторов с двумя затворами в (3.7) вводятся переменные сигналов на вторые затворы, а при использовании подложек переменные подложек.

В расширенном варианте вышеуказанные процедуры комплексируются для всего устройства, в котором применяется частичное транзисторное резервирования известными методами (алгоритм Рота, сигнатурный анализ и

др) [87].

3.1.7. Контроль резервированных структур с использованием

разделенных подложек.

3.1.7 Контроль резервированных структур с использованием отдельных

входов подложек

Известно, что в некоторых аналоговых схемах используется управление транзисторами по подложке [127-130]. Рассмотрим вариант управления

резервированными структурами по отдельным входам подложек. В этом случае не было бы необходимости использования вторых затворов.

Схема такого предполагаемого контроля расчетверенного п-МОП транзистора по КНФ с помощью управления подложками путем подачи на них 0 Вольт (рабочий режим) или + напряжения источника питания (для п-МОП) показана на рисунке 3.9; либо + напряжения источника питания (рабочий режим) или - напряжения питания (для р-МОП) - рисунок 3.10.

Рисунок 3.9 - Предполагаемый контроль расчетверенного п-МОП транзистора по КНФ с помощью управления подложками

а)

Ь)

Рисунок 3.10 - Предполагаемый контроль расчетверенного р-МОП транзистора по КНФ с помощью управления подложками: a) схема; Ь) проверка наличия неисправностей «постоянно включены» Q2 или Q4, или 0 по ^ c) проверка наличия неисправностей «постоянно

выключены» Q3 или Q2 Таблица 3.3 - Таблица функций отказов (сокращенная) расчетверенного по КНФ ^-МОП транзистора с диагностированием по подложкам для некоторых наборов, z - третье состояние

№ Сигнал на затворе Входной сигнал Управл. Выход при отсутствии отказов S0 Однократные константные отказы связей или транзисторов

Q1 Q2 Q3 Q4 In U Out I1 I0 U1 U0 Q11 Q10 Q21 Q20 Q31 Q30 Q41 Q40

0 0 0 0 0 0/1 ~ z 1/1 0/0 ~ ~ 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1

5 0 0 0 1 0/1 0/1 z 1/1 0/0 z/z 0/1 0/z 0/z 0/1 0/z 0/z 0/z 0/1 0/z

10 0 0 1 0 0/1 0/1 z 1/1 0/0 z/z 0/1 0/1 0/z 0/z 0/z 1/1 0/z 0/z 0/z

9 0 0 1 1 0/1 ~ 0/1 1/1 0/0 ~ ~ 0/1 0/1 0/1 0/z 0/1 0/z 0/1 0/1

6 0 1 0 0 0/1 z 1/1 0/0 0/1 0/z 0/1 0/1 0/1 0/1 0/1 0/z

15 0 1 0 1 0/1 0/1 z 1/z 0/z z/z z/z 0/1 0/z 0/1 0/1 0/1 0/1 0/1 0/1

Таким образом, оптимальное покрытие, например, содержит следующие тесты: Т5, Т10, Т9, Т6.

3.1.8 Диагностирование КМОП-элементов с помощью управления подложками

Рассмотрим такое диагностирование на примере инвертора (рисунок 3.11).

а) б)

Рисунок 3.11 - Предлагаемый контроль расчетверенного КМОП инвертора с помощью управления подложками и разделением входов (Контроль=0):

а) без разделения затворов n и р - типов;

б) с разделением затворов n и р - типов

В начале проверяется функционирование инвертора в целом, путем изменения U с контролем выхода.

При этом, во избежание коротких замыканий, можно поочередно проверять часть n-МОП транзисторов (U=1) и часть р-МОП транзисторов (U=0) - рисунок 3.11 а). Но в этом случае невозможно определить отказы типа «постоянно включен». Поэтому другим вариантом может быть разделение затворов n и р - типов при контроле с использованием дополнительного транзистора контроля - рисунок 3.11 б), что еще более усложнить реализацию с учетом необходимости управления подложками каждого транзистора. В этом плане контроль с использованием двухзатворных транзисторов представляется более реалистичным.

Однако, возможность использования таких вариантов контроля может подтвердить только соответствующий эксперимент. Поэтому они будут исследованы в главе, посвященной моделированию.

3.2 Получение булевых производных логических функций элемента

Фредкина

Элементы обратимой логики являются основой так называемых перспективных квантовых компьютеров. Поэтому вопросы обеспечения надежности, контроля и диагностики этих элементов и устройств являются весьма актуальными.

Построим оптимальный тест и дерево контроля такого элемента Фредкина. Применим диагностический анализ работы бинарного элемента Фредкина в условиях заданной модели однократных константных отказов и математический аппарат булевых производных [19,22]. Для этого необходимо для выбранной модели отказов (неисправностей) получить дефектные функции и построить таблицу функций отказов. Далее требуется получить оптимальное покрытие этой таблицы (оптимальное, то есть кратчайшее покрытие всех неисправностей тестовыми наборами) и построить дерево контроля, один из листов которого содержит состояние без наличия неисправностей. Последовательная подача таких наборов позволяет выявить техническое состояние элемента.

Получим функции, реализуемые при однократных константных отказах входов [19,22].

рс11 = 1)рс°1 = орв11 = С)

рв°1 = с1ра11 = с1ра°1 = с; рс\ = А,РС02 = В,Рв12 = СЧА, ¥в\ = СА, РА12 = СУВ, ра\ = СВ, р3 = Рс13 = В,РС03 =А,Рв13 = С V А, . Рв°3 = ~СА, яА13 = ~С V в, ра°3 = св. Получим булевы производные первого порядка [22].

(3.12)

йРц йРц

1 = = 0,-гг= 0,

ас

аА

ав

ар? ар2 —

2 = В©А,—? = (СА) © (А V С) =

ас

ав

= (СА)(А V С) V (СА)(А V С) = = (С,А)(А,С), (СА)(АС) = С,

ар?

аА

= (св) © (с V В) =

= (св)(с vв)v (св)(с vв) = = (с ув)(с V в) V (св)(св) = с, ар3 ар3 —

— = В©А1— = (А,С)(©(СА) =

= (А,С)(СА) V (А V С) (сл) = С,

(3.13)

аА

= (СВ)©(СВ) =

{ =(С,В)(СВ),(С,В)(СВ) = С. Полученные производные позволяют определить тестовые наборы. Используя (3.12) - (3.13) получим таблицу функций отказов элемента Фредкина, используя [22].

Таблица 3.4 - Таблица функций отказов элемента Фредкина

Л» Входы Выходы прн отсутствии отказов (состояние вО) Отказы входа С Отказы входа В

С В А И Г2 гз Р1(С) П(Сл) Р2(С') Г2(Сл) РЗ(С') ГЗ(Сл) пев1) пев11) Е2(В>) Е2(В°) ГЗ<В1) ГЗ<В°)

О 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0

1 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 0 1 1

2 0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 0 0 0

3 0 1 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1

4 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0

5 1 0 1 1 1 0 1 0 1 0 0 1 1 1 1 1 1 0

6 1 1 0 1 0 1 1 0 0 1 1 0 1 1 0 0 1 0

7 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0

Продолжение таблицы 3.4

№ Входы Выходы при отсутствии отказов (состояние 80) Отказы входа А Покрытие

С в А П Г2 гз П(А1) П(А11) П(А1) Е2(А») ГЗ(А1) ГЗ{А°)

0 0 0 0 0 0 0 0 0 0 0 1 0

1 0 0 1 0 0 1 0 0 0 0 1 0 *

2 0 1 0 0 1 0 0 0 1 1 1 0 *

3 0 1 1 0 1 1 0 0 1 1 1 0

4 1 0 0 1 0 0 1 1 1 0 0 0

5 1 0 1 1 1 0 1 1 1 0 0 0 *

6 1 1 0 1 0 1 1 1 1 0 1 1 *

7 1 1 1 1 1 1 1 1 1 0 1 1

Визуальный анализ таблицы позволяет получить, например, тест контрольный:

ТК = 1-2 -5 -в. (3.14)

Запишем выражение теста контрольного ТК =(0V1V2V 3)(4 v5vвv7) -- (IV 2)(5 V в)(0 V 1)(2 V 3) X

(3.15)

X(4V 5)(в V 7)(4 V в) -- (5 V 7)(0 V 2)(1 V 3). Упрощаем:

ТК =(1V 2)(5 V в)(0 V 1) -- (2 V 3)(4 V 5)(в V 7) X

(3.16)

X(4V в)(5 V 7)(0 V 2) -- (1 V 3). Так и есть, получаем минимум четыре тестовых набора ТК = (1V 0 - 2 - 3)(5V 4 - в - 7) - ...- (2V 0 - 3)(вV 4 - 7) =

(3.17)

= 1-2-5-вV ... .

Построим дерево контроля - рисунок 3.12.

Рисунок 3.12. Дерево контроля элемента Фредкина

Таким образом, за четыре такта можно выяснить техническое состояние элемента.

3.2.1 Получение оптимального теста с учетом модифицированной таблицы функций отказов элемента Фредкина

Но отказы типа «появление» шара (например, Г1(С1)) представляются совершенно невероятными в «биллиардном» компьютинге. Другое дело, если шар как бы «застревает», например, Р1(Л°). Получим более реалистичную таблицу функций отказов элемента Фредкина, используя [22-25].

Таблица 3.5 - Модифицированная таблица функций отказов элемента Фредкина

ЛГ" Входы Выходы при отсутствии отказов (состояние 80) Отказы входа С Отказы входа В

С В А П Г2 гз П(С°) Г2(С°) ГЗ(С°) П<В°) Г2(В°) ГЗ<В°)

О 0 0 О 0 0 0 0 0 0 0 0 0

1 0 0 1 0 0 1 0 0 1 0 0 1

2 0 1 О 0 1 0 0 1 0 0 0 0

3 О 1 1 0 1 1 0 1 1 0 0 1

4 1 0 О 1 0 0 0 0 0 1 0 0

5 1 0 1 1 1 0 0 0 1 1 1 0

6 1 1 О 1 0 1 0 1 0 1 0 0

7 1 1 1 1 1 1 0 1 1 1 1 0

Продолжение таблицы 3.5

№ Входы Выходы при отсутствии отказов (состояние вО) Отказы входа А

С В А И Г2 гз П(АП) Г2(А°) ГЗ(А°)

0 0 0 0 0 0 0 0 0 0

1 0 0 1 0 0 1 0 0 0

2 0 1 0 0 1 0 0 1 0

3 0 1 1 0 1 1 0 1 0

4 1 0 0 1 0 0 1 0 0

5 1 0 1 1 1 0 1 0 0

б 1 1 0 1 0 1 1 0 1

7 1 1 1 1 1 1 1 0 1

Запишем выражение теста контрольного для реалистичной модели ТК = (4,5, 6,7)(5, 6) •• (2,3)(6,7)(5,7) •• (IV 3). (3.18) Упростим выражение (3.18):

ТК =(5У 6)(2 V 3)(6 V 7) •• (5 У7)(1УЗ) =

= (5У 6 • 7)(1 • 2 V 3)(6 V 7) = (3.19)

= 3 • 5 • 7У3 • 5 • 6У ... . Получаем минимум 3 шага тестирования. Построим модифицированное дерево контроля - рисунок 3.13.

Рисунок 3.13 - Модифицированное дерево контроля элемента Фредкина

Таким образом, за три такта можно выяснить техническое состояние элемента при указанной дискуссионной модели отказов (неисправностей).

3.3 Резервированный двунаправленный элемент Фредкина

Предложен резервированный двунаправленный элемент Фредкина на основе троирования, где мажоритар строится также, как элемент Фредкина из пяти элементов, изображенных на рисунке 3.14:

Рисунок 3.14 - Мажоритарный элемент на основе сумматора из элементов

Фредкина

Таблица 3.6 - Таблица кодов отказов (сбоев) мажоритарного элемента на основе сумматора из элементов Фредкина

Входные переменные Сумма по модулю два Перенос (мажоритарная функция) Мусорная функция

г Р Я

0 0 0 0 0 1

0 0 1 1 0 1

0 1 0 1 0 1

0 1 1 0 1 0

1 0 0 1 0 1

1 0 1 0 1 0

1 1 0 0 1 0

1 1 1 1 1 0

Ц (СВА) = С ^ (д, {(г Ф Р Ф д)г},{(г Ф р Ф д) V г}) =

= д;

Ц(СВА) = СА V СВ ^ Ц5 2(я,{(г Ф р Ф д)г} ,{(г Ф р Ф д) V г}) =

д{(г Ф р Ф д) V г} V д(г Ф р Ф д)г =

= д(г Ф р Ф д) V дг V г (г Ф р Ф д); Ц (СВА) = С А V СВ ^

Ц з (д, {(г Ф р Ф д)г},{(г Ф р Ф д) V г}) =

д{(г Ф р Ф д) V г} V д{(г Ф р Ф д)г} =

(3.20)

= рд V гд V гр = г(рд) V г(р V д),

где д(г е р е д) V дг V г (г ш р ш д) - мажоритарная функция, г (рд) V г (р V д) так называемая мусорная функция. Предлагаемый элемент Фредкина использует транзисторное резервирование.

3.4 Активная отказоустойчивость ПЛИС с использованием

самосинхронных схем

В рамках новой предложенной концепции ПЛИС повышенной гибкости, в которых пользователь может выбирать тип реализации проектов цифровых устройств: как синхронный, так и самосинхронный или их комбинацию, разработаны элементы, которые могут конфигурироваться либо в синхронный режим без контроля, либо в самосинхронный, где контроль осуществляется по индикаторам завершения переходных процессов и может быть использована активная отказоустойчивость.

В новом элементе с целью использования всех входов переменных выделены четыре блока: блок управления, блок входных переменных, основной и двойственный каналы - рисунок 3.15.

Рисунок 3.15 - Новый предлагаемый элемент Г-триггер и индикаторы каналов считаются внешним оборудованием и могут быть подключены с помощью вышеописанного коммутатора. Имеется только индикатор по входным переменным.

В синхронном режиме реализуются два элемента 1-ШГ. Оба элемента реализуют, в зависимости от настройки, каждый свою заданную логическую функцию одного аргумента (всего 4 функции) - рисунок 3.16. При этом спейсерные цепочки отключены соответствующим транзистором. Масштабирование синхронной схемы осуществляется аналогично, например, [7]. Функционирование предлагаемого элемента в ^-режиме показано на рисунке 3.17.

Рисунок 3.16 - Новый предлагаемый элемент в синхронном

режиме

Рисунок 3.17 - Новый предлагаемый элемент в самосинхронном

режиме

При этом спейсерные цепочки подключены соответствующим

транзистором. Реализуется заданная функция одной парафазной переменной: в рабочей фазе (от Г-триггера - 1) основной и двойственный канал формируют инверсные значения (для этого настройка двойственного канала - инверсная). В фазе спейсера (от Г-триггера - 0) на выходах обоих каналов логические единицы за счет нижней спейсерной цепочки. Масштабирование СС-схемы осуществляется аналогично, например, [98]. Однако детали такой реализации требуют дальнейших исследований.

Управление индикатором 2ИЛИ-НЕ может быть осуществлено, например, схемой, изображенной на рисунке 3.18. Аналогично может быть выполнено управление другими элементами, не используемыми в синхронном режиме. Предлагаемое управление коммутатором изображено на рисунке 3.19.

Рисунок 3.18 - Управление индикатором входов парафазных переменных

2ИЛИ-НЕ

Возможно также отключение питания некоторых элементов, если они не используются в данной конфигурации, например, как предложено в [16].

Рисунок 3.19 - Управление коммутатором, имеющим два режима работы

3.4.1 Исследование возможностей контроля в модифицированных самосинхронных КМОП схем на основе раздельного управления вторыми затворами двухзатворных транзисторов

Рассмотрим пример самосинхронной реализации так называемого функционально-полного толерантного элемента [63] с использованием транзисторов с двумя затворами. Раздельное управление вторыми затворами двухзатворных транзисторов - соответствующие линии на рисунке 3.20 обозначены Р (управление транзисторами типа р) и N (управление транзисторами типа п) позволяет предложить модифицированный, по сравнению, например, с [52], принцип.

В рабочей фазе Р=0, N=1, в фазе спейсера Р=1, N=0, при этом активируется цепочка спейсера из двух дополнительных транзисторов. Индикатор вырабатывает сигнал 1, если реализуется фаза спейсера и сигнал 0, если рабочая фаза.

а)

б)

Рисунок 3.20 - Пример модификации самосинхронной КМОП схемы функционально-полного толерантного элемента: а) с одним сигналом индикации нулевого спейсера, выводимом на выход элемента; б) с двумя сигналами индикации нулевого спейсера, один («0») выводится на выход элемента, второй («1» или «0») дополнительный

Такая модификация позволяет отказаться от парафазных переменных и двойственного канала за счет передачи сигналов P, N, что уменьшает аппаратурные затраты. Однако, вопрос строгой корректности схемы в смысле самосинхронности требует отдельного рассмотрения, поскольку предложенная схема на рисунке 3.20 не имеет парафазных выходов (один выход Out). В качестве одного из вариантов решения в какой-то мере этого вопроса может служить схема, изображенная на рисунке 3.21.

Рисунок 3.21 - Пример модификации самосинхронной КМОП схемы

с парафазным выходом

3.5 Скользящее резервирование с восстановлением из нескольких отказавших, но сохранивших часть функциональности элементов

В работах [105-107] рассмотрены вопросы повышения отказоустойчивости ПЛИС, в том числе с использованием реконфигурации [105,107] и так называемого степ-резервирования. Однако вопросы использования отказавших, но сохранивших часть функциональности элементов рассмотрены не в полной мере.

Метод скользящего резервирования sb с частичным восстановлением работоспособных элементов из нескольких отказавших, например, на основе «половинной» функциональности LUT [89,108] позволяет получить выражение:

где q - число основных элементов; g - число резервных элементов; Ô -максимальное число отказавших элементов для восстановления исходной функции; |_ J - ближайшее меньшее целое натуральное число (ceil); Pde(t)dr-

вероятность безотказной работы средств диагностики и восстановления.

В соответствии с выражением (3.21) отказавшие элементы из системы со скользящим резервированием остаются в резерве, если они сохраняют хоть какую-то функциональность (базис), и могут быть использованы, но для реализации исходного элемента их потребуется больше одного. В ПЛИС содержится большое число логических элементов (в настоящее время - до десятков миллионов). Тем более, что, как правило, используются не все логические элементы (по некоторым оценкам не более 70%, а то и меньше). Диагностика и реконфигурация могут быть выполнены встроенно или дистанционно (например, для космического аппарата на орбите, в межпланетном полете или даже на другой планете - по командам из центра управления). Но при исчерпании резерва ячеек LUT, ПЛИС оказывается неработоспособной, хотя при одиночных отказах иногда есть возможность использования LUT на меньшее число переменных. Для некоторых систем критического и специального назначения, при отсутствии возможности замены, такое положение недопустимо. Поэтому оставшиеся элементы могут

q+g

i=q

q+g

(3.21)

составить резерв для скользящего резервирования. Например, это LUT, сохранившие работоспособность половины дерева передающих транзисторов. В случае отказов всех q - основных элементов (они замещаются g резервными элементами) имеется g - неисправных элементов, но сохранивших часть функций. Пусть ô - максимальное число отказавших элементов для восстановления исходной функции. Так, восстановить дерево LUT из «половинных» LUT требует 3 LUT. В общем случае имеет место выражение:

= V, (3.22)

где ô - максимальное число отказавших элементов для восстановления исходной функции; J - ближайшее меньшее целое натуральное число (floor).

Пусть g=5; ô=3; v=1. Тогда дополнительно можно парировать еще один, шестой отказ из количества g=5. Остаток w выражается формулой:

w = д — 8

(3.23)

1<ю < 8 -1.

На рисунке 3.22 показан пример восстановления элемента 3-ЬиТ из трёх дефектных 2-ЬиТ.

Рисунок 3.22 - Пример восстановления 3-ЬиТ из трёх дефектных 3-ЬиТ (красным обозначены элементы отказавшей половины)

позволит парировать у1

Без учета остатков количество у± =

дополнительных к g отказов. Остатки могут быть использованы при последующих отказах элементов из требуемого количества q.

Пусть, q=10; g=10; 5=3. Пример скользящего резервирования с восстановлением показан на рисунке 3.23. Видим, что работоспособность обеспечена при полном функционировании семи дополнительных за счет восстановления трех элементов из девяти отказавших основных (рисунок 3.23, е), при этом есть возможность замены еще одного, четвертого. То есть получается, что допустимы 14 отказов.

Основные ч = 10

1 2 3 4 5

6 7 8 9 10

Дополнительные £ = 10

1 2 3 4 5

6 7 8 9 10

а)

Основные я = 10

П 2 3 4 5

6 7 8 9 10

Дополнительные £ = 10

1 2 3 4 5

6 7 8 9 10

Основные я = 10

1 2 3 4 5

6 7 8 9 10

Дополнительные д = 10

1 2 3 4 5

6 7 8 9 10

б)

Основные д = 10

1 2 3 4 5

6 7 8 9 10

Дополнительные £ = 10

1 2 3 4 5